FPGA正弦波形发生器.docVIP

3-10. 用QuartusII设计正弦信号发生器 示例程序和实验指导课件位置：\EDA_BOOK3_FOR_C35\chpt7\EXPT71_SINGT \工程：SINGT 1、实验目的：进一步熟悉QuartusII及其LPM_ROM与FPGA硬件资源的使用方法。 2、实验原理：参考本章相关内容。 正弦信号发生器的结构由3部分组成（图3-1）：数据计数器或地址发生器、数据ROM和D/A。性能良好的正弦信号发生器的设计要求此3部分具有高速性能，且数据ROM在高速条件下，占用最少的逻辑资源，设计流程最便捷，波形数据获最方便。图3-1所示是此信号发生器结构图，顶层文件SINGT.VHD在FPGA中实现，包含2个部分：ROM的地址信号发生器由5位计数器担任，和正弦数据ROM，拒此，ROM由LPM_ROM模块构成能达到最优设计，LPM_ROM底层是FPGA中的EAB或ESB等。地址发生器的时钟CLK的输入频率f0与每周期的波形数据点数（在此选择64点），以及D/A输出的频率f的关系是： f f0 /64 信号输出的D/A使用实验系统上的DAC0832，注意其转换速率是1μs，其引脚功能简述如下： ILE：数据锁存允许信号，高电平有效，系统板上已直接连在＋5V上；WR1、WR2：写信号1、2，低电平有效；XFER：数据传送控制信号，低电平有效；VREF：基准电压，可正可负，－10V～＋10V；RFB：反馈电阻端；IOUT1/IOUT2：电流输出端。D/A转换量是以电流形式输出的，所以必须将电流信号变为电压信号；AGND/DGND：模拟地与数字地。在高速情况下，此二地的连接线必须尽可能短，且系统的单点接地点须接在此连线的某一点上。 图3-1 正弦信号发生器结构图 实验内容： （1）根据例7-4，在Quartus II上完成正弦信号发生器设计，建立工程并保存。 （2）编译仿真。编译成功后，仿真结果如图3-2所示。 （3）定制ROM绘制原理图如图3-3所示。 【例7-4】 正弦信号发生器顶层设计 LIBRARY IEEE; --正弦信号发生器源文件 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SINGT IS PORT CLK : IN STD_LOGIC; --信号源时钟 DOUT : OUT STD_LOGIC_VECTOR 7 DOWNTO 0 ;--8位波形数据输出 END; ARCHITECTURE DACC OF SINGT IS COMPONENT data_rom --调用波形数据存储器LPM_ROM文件：data_rom.vhd声明 PORT address : IN STD_LOGIC_VECTOR 5 DOWNTO 0 ;--6位地址信号 inclock : IN STD_LOGIC ;--地址锁存时钟 q : OUT STD_LOGIC_VECTOR 7 DOWNTO 0 ; END COMPONENT; SIGNAL Q1 : STD_LOGIC_VECTOR 5 DOWNTO 0 ; --设定内部节点作为地址计数器 BEGIN PROCESS CLK --LPM_ROM地址发生器进程 BEGIN IF CLKEVENT AND CLK 1 THEN Q1 Q1+1; --Q1作为地址发生器计数器 END IF; END PROCESS; u1 : data_rom PORT MAP address Q1, q DOUT,inclock CLK ;--例化 END; 图3-2 功能时序仿真图 图3-3 原理图 引脚锁定及下载测试。引脚锁定如图3-4. 图3-4引脚锁定 相应的硬件连线可以参考ppt。（EDA_BOOK3_FOR_C35\Chpt7\实验71.ppt） 建议选择GW48系统的电路模式No.5，由第一章对应的电路图可见，DAC0832的8位数据口D[7..0]实验系统“14”端口分别与FPGA实验箱“7”相连，如果目标器件是EP2C35F484，则对应的引脚是边上已经标出，请查表；时钟CLK接系统的clock0，对应的引脚是28，选择的时钟频率不能太高（转换速率1μs，）。还应该注意，DAC0832电路须接有+/－12V电压：GW48系统的+/-12V电源开关在系统左侧上方。然后下载SINGT.sof到FPGA中；波形输出在系统左下角，将示波器的地与GW48系统的地（GND）相接，信号端与“AOUT”信号输出端相接。如果希望对输出信号进行滤波，将GW48系统0832上方有个滤波选择，这可从输出的波形看出。 （5使用嵌入式逻辑分析仪进行实时测试，所得信号波形如