EDA基础-2详解.pptVIP

integer number [0:100]; //声明一个有101个元素的整数数组 number [25] = 1234; //将1234赋值给25号（第26个）元素 reg [7:0] my_input [65535:0]; //声明一个有65536个元素的8位向量寄存器 my_input [97] = 8 //别赋值给97号（第2个）元素的7至0位 reg my_reg [0:3][0:4]; //声明一个具有20个元素的二维寄存器数组 my_reg [1][2] = 1b1; //将1赋值给上述二维数组的第2行、第3列元素 数据表达 向量（位宽1, 否则为标量） 固定向量， wire a; wire [7:0] bus; 可变向量，output [width-1:0] bus; 整数常量 Verilog中，常量可是整数也可以是实数 整数表示为： size’basevalue size ：大小，由十进制数表示的位数(bit)表示。缺省为32位 base：数基，可为2(b)、8(o)、10(d)、16(h)进制。缺省为10进制 value：是所选数基内任意有效数字，包括X、Z。 整数常量和实数常量 整数的大小可以定义也可以不定义。整数表示为： 数字中（_）忽略，便于查看 没有定义大小(size)整数缺省为32位 缺省数基为十进制 数基(base)和数字(16进制)中的字母无大小写之分 当数值value大于指定的大小时，截去高位。如 2’b1101表示的是2’b01 实数常量 实数可用科学表示法或十进制表示 科学表示法表示方式： 尾数e或E指数， 表示： 尾数×10指数 实数常量 12 unsized decimal (zero-extended to 32 bits) H83a unsized hexadecimal (zero- extended to 32 bits) 8b1100_ 0001 8-bit binary 64hff01 64-bit hexadecimal (zero- extended to 64 bits) 9O17 9-bit octal 32bz01x Z-extended to 32 bits 3’b1010_ 1101 3-bit number, truncated to 3’b101 6.3 decimal notation 32e- 4 scientific notation for 0.0032 4.1E3 scientific notation for 4100 实数常量可以用十进制或科学表示法表示。 编译指导(Compiler Directives) ( `)符号说明一个编译指导 这些编译指导使仿真编译器进行一些特殊的操作 编译指导一直保持有效直到被覆盖或解除 `resetall 复位所有的编译指导为缺省值，应该在其它编译指导之前使用 文本替换(substitution) - `define 编译指导`define提供了一种简单的文本替换的功能 `define macro_name macro_text 在编译时macro_text替换macro_name。可提高描述的可读性。 `define not_delay #1 `define and_delay #2 `define or_delay #1 module MUX2_1 (out, a, b, sel); output out; input a, b, sel; not `not_delay not1( sel_, sel); and `and_delay and1( a1, a, sel_); and `and_delay and2( b1, b, sel); or `or_delay or1( out, a1, b1); endmodule 文本替换(substitution) 解除定义的宏，使用 `undef macro_name 使用编译指导`define，可以 提高描述的可读性 定义全局设计参数，如延时和矢量的位数。这些参数可以定义在同一位置。这样，当要修改设计配