ch3组合逻辑电路详解.pptVIP

五、用中规模集成电路实现组合逻辑函数 1. 数据选择器： 为多输入单输出的组合逻辑电路，在输入数据都为 1 时，它的输出表达式为地址变量的全部最小项之和，适用于实现单输出组合逻辑函数。 2. 二进制译码器： 输出端提供了输入变量的全部最小项，而且每一个输出端对应一个最小项，因此，二进制译码器辅以门电路（与非门）后，适合用于实现单输出或多输出的组合逻辑函数。 六、竞争和冒险 当门电路的两个输入信号同时向相反方向变化时，输出端可能出现干扰脉冲。消除方法：加封锁脉冲、加选通脉冲、接滤波电容、修改逻辑设计等。 CMOS 芯片设置 A B 只是为了电路对称，不起判断作用 B7 A7 B6 A6 B5 A5 B4 A4 FAB FA=B FAB CC14585 AB A=B AB B3 A3 B2 A2 B1 A1 B0 A0 FAB FA=B FAB CC14585 AB A=B AB 集成数值比较器 CC15485(CMOS) 扩展： 两片4 位→ 8 位 VDDA3 B3 FAB FAB B0 A0 B1 B2 A2 FA=B ABA BA=BA1VSS 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 CC14585 C663 1 低位比较结果 高位比较结果 1 3.2.5 加法与减法运算 加法器 一、半加器和全加器 1. 半加器（Half Adder） 两个 1 位二进制数相加不考虑低位进位。 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 真 值 表 函数式 Ai+Bi = Si (和) ? Ci (进位) 逻 辑 图 曾 用 符 号 国 标 符 号 半加器（Half Adder） Si Ai Bi =1 Ci Σ CO Si Ai Bi Ci HA Si Ai Bi Ci 函 数 式 2. 全加器（Full Adder） 两个 1 位二进制数相加，考虑低位进位。 Ai + Bi + Ci -1 ( 低位进位 ) = Si ( 和 ) ? Ci ( 向高位进位 ) 1 0 1 1 --- A 1 1 1 0 --- B + --- 低位进位 1 0 0 1 0 1 1 1 1 真 值 表 标准 与或式 A B Ci-1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Si Ci A B Ci-1 Si Ci 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 --- S 高位进位← 0 卡诺图 全加器（Full Adder） A BC 0 1 00 01 11 10 1 1 1 1 Si A BC 0 1 00 01 11 10 1 1 1 1 Ci 圈 “ 0 ” 最简与或式 圈 “ 1 ” 逻辑图 (a) 用与门、或门和非门实现 曾用符号 国标符号 Σ CO CI Si Ai Bi Ci-1 Ci FA Si Ai Bi Ci-1 Ci ≥1 1 1 1 Ai Si Ci Bi Ci-1 ≥1 (b) 用与或非门和非门实现 ≥1 ≥1 1 1 1 Ci Si Ai Bi Ci-1 * 用集成译码器设计一个全加器。 (1) 选择译码器： [解] Σ CO CI Si Ai Bi Ci-1 Ci 全加器的符号如图所示 选 3 线 – 8 线译码器 74LS138 (2) 写出函数的标准与非-与非式 * 用集成译码器设计一个全加器。 [解] Σ CO CI Si Ai Bi Ci-1 Ci (2) 函数的标准与非-与非式 选 3 线 – 8 线译码器 74LS138 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA 1 (3) 确认表达式 Ai Bi Ci-1 (4) 画连线图 Ci Si 3. 集成全加器 TTL：74LS183 CMOS：C661 双全加器 74LS183 VCC 2Ai 2Bi 2Ci-1 2Ci 2Si VCC