PLD与VHDL课程.docVIP

PLD与VHDL课程实验要求书  目 录 序 言 1 实验一. 分频器设计 3 实验二. VHDL描述风格比较 8 实验三. 4位可逆计数器，4位可逆二进制代码－格雷码转换器设计 14 实验四. 7段数码管译码器设计与实现 17 实验五. 状态机代码验证 19 实验六. 序列检测器的设计 30 实验七. 基于ROM的正弦波发生器的设计 31 实验八. 数字密码锁的设计与实现 32 实验九. 数字频率计的设计 33 附录. Altera DE2常用管脚 34  序 言 《PLD与VHDL课程是数字电路与逻辑设计的后续课程，分理论教学和上机实验两部分。让学生了解数字集成电路及其设计方法的发展现状，熟悉大规模可编程专用集成电路CPLD/FPGA的内部结构，掌握一种硬件描述语言，并具备使用HDL进行数字电路系统设计的能力。,目的是让学生熟悉可编程专用集成电路的设计，开发流程，熟练掌握一种EDA设计工具，提高学生应用计算机技术进行数字电路与数字系统的设计和辅助分析的能力。 DE2基本介绍 DE2 是Altera 公司针对大学教学及研究机构推出的FPGA 多媒体开发平台。DE2 为用户提供了丰富的外设及多媒体特性，并具有灵活而可靠的外围接口设计。DE2 能帮助使用者迅速理解和掌握实时多媒体工业产品设计的技巧，并提供系统设计的验证。DE2 平台的设计和制造完全按照工业产品标准进行，可靠性很高。 DE2 平台上提供的资源如下： (1) Altera Cyclone II系列的 EP2C35F672 FPGA U11，内含35 000个逻辑单元(LE)； (2) 主动串行配置器件EPCS16 U30； (3) 板上内置用于编程调试和用户API设计的USB Blaster，支持JTAG模式和AS模式，U25是实现USB Blaster的USB接口芯片FT245B，U26是用以控制和实现JTAG模式和AS模式配置的CPLD EPM3128，可以用SW19选择配置模式，USB接口为J9； (4) 512K字节SRAM U18； (5) 8M字节(1M x 4 x 16) SDRAM U17； (6) 1M字节闪存(可升级至4M字节) U20； (7) SD卡接口 U19； (8) 4个按键KEY0~KEY3； (9) 18个拨动开关SW0~SW17； (10) 9个绿色LED灯LEDG0~LEDG8； (11) 18个红色LED灯LEDR0~LEDR17； (12) 50MHz晶振Y1和27MHz晶振Y3两个板上时钟源，也可通过J5使用外部时钟； (13) 24位CD品质音频的编解码器WM8371(U1)，带有麦克风输入插座J1、线路输入插座J2和线路输出插座J3； (14) VGA DAC ADV7123 (U34，内含3个10位高速DAC)及VGA输出接口J13； (15) 支持NTSC和PAL制式的TV解码器ADV7181B(U33)及TV接口J12； (16) 10/100M以太网控制器DM9000AE(U35)及网络接口J4； (17) USB主从控制器ISP1362(U31)及接口(J10和J11)； (18) RS-232收发器MAX232(U15)及9针连接器J6； (19) PS/2鼠标/键盘连接器J7； (20) IrDA收发器U14； (21) 带二极管保护的两个40脚扩展端口JP1和JP2； (22) 2×16字符的LCD模块U2； (23) 平台的供电通过插座J8接入直流9V供电，SW18为总电源开关； (24) Altera公司的第三方Terasic提供针对DE2平台的130万像素的CCD摄像头模块以及 320×240点阵的彩色LCD模块，可通过JP1和JP2接入。 具体参考文档： DE2_UserManual.pdf tut_initialDE2.pdf tut_lpms_vhdl.pdf tut_quartus_intro_vhdl.pdf tut_simulation_vhdl.pdf tut_timing_vhdl.pdf  实验一. 分频器设计 一．实验目的 1.　熟悉QUARTUSII 软件的使用 2.　熟悉PLD设计流程 3. 学习分频器的设计 二．实验内容 设计一个最大分频为225的分频器，将50MHz时钟作为输入 步骤及要求： 选择File New Project Wizard，新建一个工程，在选择器件时，选择Cyclone　II，EP2C35F672C6。 选择File New ，在弹出的对话框中选中VHDL File,新建一个VHDL文件，将分频器代码输入。分频器的要求为最大分频225。（可以通过一个25位的COUNT来