第五章VHDL状体机.ppt

有限状态机及其设计技术是实用数字系统设计中的重要组成部分，它对应于数字电路基础学习里面的电路状态转换图分析。 有限状态机在EDA和VHDL语言工具下，它的具体的设计技术和实现方法有许多新的内容 本章介绍用VHDL设计不同类型有限状态机的方法。 本章结束！！！ 再比较两图的输出波形情况，图5-8输出信号Q3，Q2，Q1，Q0的波形良好，没有毛刺现象。而图5-9的输出存在毛刺。 Mealy型状态机的输出变化要领先一个周期，即一旦输入信号或状态发生变化，输出信号即刻发生变化，Moore状态机和Mealy的设计大体相同，稍有不同的是，Mealy型状态机的组合进程中的输出信号是当前状态和当前输入的函数。 下面的例子5-5是一个两进程Mealy型状态机，进程COMREG是时序与组合混合型进程，它将状态机的主控时序电路和主控状态译码电路同时用一个进程来表达；进程COM1负责根据状态和输入信号给出不同的输出信号。 由于输出信号Q是由组合电路直接产生，所以可以从该状态机的工作时序图5-10上看到输出信号有毛刺。为了解决这个问题可以将输出信号Q的值锁存后输出。 在例5-5的基础上在COM1的进程中增加一个IF语句，由此产生一个锁存器，将Q锁存后输出。 与前面图5-10相比，Q的输出序列是一致的，没有发生锁存后延时一个时钟周期的现象，这是由于同步锁存的缘故。 在状态机设计中，用文字符号定义各个状态变量的状态机称作符号化状态机，其状态变量的具体编码由VHDL综合器根据具体情况确定。状态机的状态编码方式有多种，要根据实际情况来决定。可以人为控制，也可以由综合器自动对编码方式进行选择。为了满足一些特殊需要，状态机设计中，可直接将各状态用具体的二进制数来定义，而不使用文字符号。下面讨论几种状态机编码方式。 这类编码方式最典型的应用实例就是计数器。计数器本质上是一个主控时序进程与一个主控组合进程合二为一的状态机，它的输出就是各个状态的状态码。 将状态编码直接输出作为控制信号，即output=state，要求对状态机各状态的编码做特殊的选择，以适应控制对象的要求，这种状态机称为状态码直接输出型状态机。 表5-1是用于设计控制0809采样的状态机的状态编码表，这是根据0809逻辑控制时序编出的，其中B是标志信号，用于区别状态ST0和ST2。这个状态机由5个状态组成，从ST0到ST4各状态编码分别用00000,11000,00001,00100,00110每一位编码值赋予了实际的控制功能，即：START=current_state(4);ALE=current_state(3);OE=current_state(2); LOCK=current_state(1). 根据状态编码表给出的状态机为下例5-7。 从初始状态开始，状态码c_state的变化顺序是00，18，01，04，06。当状态码变到06时，即current_state的第2位，current_state(1)=LOCK变为高电平时，D的输出值A6被锁存进REGL。 这种状态位直接输出型编码方式的状态机的优点是输出速度快，没有毛刺现象；缺点是程序可读性差，用于状态译码的组合逻辑资源比其他以相同触发器数量构成的状态机多，而且难以有效控制非法状态的出现。 方式最简单，使用触发器数量少，剩余非法状态少，容错技术简单。 以上面的5状态机为例，只需要3个触发器，其状态编码方式可做如上表5-2所示的改变。 VHDL代码的改变如下： 顺序编码方式的缺点是节省了触发器，却增加了从一种状态向另一种状态转换的译码组合逻辑，这对于触发器资源丰富而组合逻辑资源相对较少的FPGA器件中实现是不利的。此外对于输出的控制信号CS，A0，RC和LOCK，还需要在状态机中再设置一个组合进程作为控制译码器。 5.4.3 一位热码编码 一位热码编码(One-Hot Encoding)方式如前表5-2，就是用n个触发器来实现具有n个状态的状态机，状态机中的每一个状态都由其中一个触发器的状态表示，即当处于该状态时，对应的触发器为1其余的触发器都置0。比如表中6个状态的状态机需要6个触发器来表示。一位热码编码方式用了较多的触发器，但其简单的编码方式大大简化了状态译码逻辑，提高了状态转换速度对于FPGA是个好的解决方案。许多面向FPGA设计的综合器都有将符号化状态机自动优化设置为一位热码状态的功能。对于FPGA来说QuartusII对一位热码编码方式是默认的。对于CPLD，可通过选择开关决定使用顺序编码还是一位热码编码方式。 选择方法：Assignments窗口中选择Setting命令，然后在Category栏中选择AnalysisSynthesis Setting选项，在State Machine Processings中选择One-Hot编码