数字电路与数字系统——3-4精讲.ppt

匹配的译码器应另行设计。 0000 1000 1100 1110 1111 0011 0001 0111 输入：现态 输出：M个 2、 由扭环形计数器构成的节拍发生器 Q0 Q1 Q2 Q3 00 01 11 10 00 01 11 10 CP Q0 Q1 Q2Q3 译码函数 0 0 0 0 0 Q0 Q3 （0线） 1 1 0 0 0 Q0 Q1 （1线） 2 1 1 0 0 Q1 Q2 （2线） 1 1 1 0 Q2 Q3 （3线） 4 1 1 1 1 Q0 Q3 （4线） 5 0 1 1 1 Q0 Q1 （5线） 6 0 0 1 1 Q1 Q2 （6线） 7 0 0 0 1 Q2 Q3 （7线） 0000 1000 1100 1110 1111 0011 0001 0111 Q0 Q1 Q2 Q3 00 01 11 10 00 01 11 10 Y0输出 Q0 Q1 Q2 Q3 计数器采用扭环型计数器可从根本上消除竞冒险现象，且译码电路简单。但电路利用率较低 Q0 Q1 Q2 Q3 RCO CPI 74LS191 U/D EN D0 D1 D2 D3 LD CP 1 E1 E2 E3 A0 A1 A2 Y0 Y1……………… Y7 6 路脉冲分配器。 3、 自然态序计数器构成的节拍发生器 电路利用率高，有竞争冒险 74LS138 计数器＋译码器 A0 A1 A2 CP P 0 P 1 P 2 P 3 P 4 P 5 P 6 P 7 1 2 3 4 5 6 7 8 Q 0 Q 1 Q 2 输出序列010 000 001 011 111 110 101 100 1 1 1 0 0 0 0 1 二、序列信号发生器 F 0 1 Q3 Q2 Q1 Q0 D3 D2 D1 D0 74161 CTT CTP CP CO 0 1 1 0 1 1 0 1 0 1 2 3 EN MUX Y 4 5 6 7 2 1101000101 的序列信号发生器 01XXXXXXXXXX1XXXXXXXXXX1XXXXXXXXXX101111 1101000101 §3.4 中规模计数器 Counter 记忆输入脉冲个数的集成芯片。 四位二进制计数器 可逆四位二进制计数器 十进制计数器 中规模计数器构成的任意进制计数器 ◎ 清零法 ◎ 预置法 模：计数器的容量。 计数器种类： ① 按时钟的触发方式 ： 同步计数器 异步计数器 ② 按进位体制： 二进制计数器 十进制计数器 模N计数器 ③ 按计数功能： 加法计数器 减法计数器 可逆计数器 1. 集成同步二进制计数器 （1 四位二进制加计数器（ 74LS161/163 ） 74LS161采用异步清零方式。 74LS163采用同步清零方式。 1 逻辑功能： EP、ET、Co用于级联。 CO ET·Q3Q2Q1Q0 CO Q3 Q2 Q1 Q0 CO ET·Q3Q2Q1Q0 异步置 0 0 保 持 × × × × × 0 × 1 1 保 持 × × × × × × 0 1 1 计 数 × × × × 1 1 1 1 d0 d1 d2 d3 d0 d1 d2 d3 × × 0 1 0 0 0 0 0 × × × × × × × × 0 CO Q0 Q1 Q2 Q3 D0 D1 D2 D3 CP ET EP LD CR 说 明 输 出 输 入 CT74LS161 RCO Ripple clock output 74LS161 Q 3 Q 0 Q 2 Q 1 b 逻辑功能示意图 CR D 0 D 1 D 2 D 3 ET T ET P CP RCO LD 1）用四位二进制计数器构成 4×n 位 二进制计数器 CP 同时接在各片计数器的时钟输入端； （2） 容量扩展： 同步级联（只适用于有使能端计数器） 低位的进位输出 Co 控制高位的计数使能端。 1 排列计数器高低位的顺序； 2 找到低位向高位的进位信号； 级联步骤： Q3 Q2 Q1 Q0 Co CP EP ET 74LS161 RD LD D3 D2 D1 D0 Q3 Q2 Q1 Q0 Co CP EP ET 74LS161 RD LD D3 D2 D1 D0 CP Y （1） （2） 设置 计数状态 ‘1’ 不用端 无效 128 64 32 16 8 4 2 1 同步级联成256进制 M＝16×16 高位的C 端是此计数器的进位输出端，进位信号为Y 1。 C