数字电子技术_03集成门电路和触发器精讲.ppt

　　因为在时钟脉冲作用期间，输入信号直接控制着触发器状态的变化。即当时钟C为1时，输入信号R、S发生变化，触发器状态会跟着变化，从而使得一个时钟脉冲作用期间引起多次翻转。 上述由四个逻辑门构成的触发器存在空翻问题，所谓“空翻”是指在同一个时钟脉冲作用期间触发器状态发生两次或两次以上变化的现象。 引起空翻的原因是什么？ 　　为了克服“空翻”现象，实际数字电路中使用的集成T触发器通常采用主从式结构或者维持阻塞结构。它们除了在性能方面的改进外，逻辑功能与上述触发器完全相同。 　　上面介绍了四种不同类型的时钟控制触发器，这些触发器之间可以进行逻辑功能的转换。 　　一般来说，在原触发器的输入端加上一定的转换逻辑电路，就可以构成具有新的逻辑功能的触发器。有关转换方法可参见教材中有关部分。 2. 两种特殊的门电路 1 集电极开路门 OC门 集电极开路门 Open Collector Gate）是一种输出端可以直接相互连接的特殊逻辑门，简称OC门。 图给出了一个集电极开路与非门的电路结构图和逻辑符号。 注意！集电极开路与非门只有在外接负载电阻RL和 电源U’CC后才能正常工作。 　　集电极开路与非门在计算机中应用很广泛，可以用它实现线与逻辑、电平转换以及直接驱动发光二极管、干簧继电器等。 2 三态输出门 TS门 三态输出门有三种输出状态：输出高电平、输出低电平和高阻状态，前两种状态为工作状态，后一种状态为禁止状态。简称三态门 Three state Gate 、TS门等。 　　注意 ! 三态门不是指具有三种逻辑值。 　　如何使电路处在工作状态和禁止状态？ 　　通过外加控制信号！ 例如： 　　该电路逻辑功能如下： 　　EN 0：二极管D反偏，此时电路功能与一般与非门无区 别，输出 ； 　　EN 1：一方面因为T1有一个输入端为低，使T2、T5截 止。另一方面由于二极管导通，迫使T3的基极电位变低，致 使T3、T4也截止。输出F便被悬空，即处于高阻状态。 　　三态门常用于总线传输控制。如下图所示，用两种不同控制输入的三态门可构成的双向总线。 　　图中： 　　EN 1时: G1工作，G2处于高阻状态，数据D1被取反后送至总线； 　　EN 0时: G2工作，G1处于高阻状态，总线上的数据被取反后送到数据端D2。 　　实现了数据的分时双向传送。 3.3.2 CMOS集成逻辑门电路 　　MOS型集成门电路的主要优点：制造工艺简单、集成度高、功耗小、抗干扰能力强等；主要缺点：速度相对TTL电路较低。 MOS门电路有三种类型： 　　使用P沟道管的PMOS电路； 　　使用N沟道管的NMOS电路； 　　同时使用PMOS管和NMOS管的CMOS电路。 　　相比之下，CMOS电路性能更优，是当前应用较普遍的逻辑电路之一。下面，仅讨论CMOS集成逻辑门。 一、 CMOS反相器 　　由一个N沟道增强型MOS管TN和一个P沟道增强型MOS管TP组成的CMOS反相器如下图所示。 电路正常工作条件：VDD大于TN管开启电压VTN和TP管开启电压VTP的绝对值之和，即 VDD＞VTN +|VTP|。 　　工作原理：vi 0V，TN截止，TP导通，vO≈VDD为高电平；vi VDD，TN导通，TP截止，vO≈0V。实现了非 的逻辑功能。 二、CMOS与非门 　　由两个串联的NMOS管和两个并联的PMOS管构成的两输入端的CMOS与非门电路如下图所示。 　　工作原理： 　　当输入A、B均为高电平时，TN1和TN2导通，TP1和TP2截止，输出端F为低电平； 　　当输入A、B中至少有一个为低电平时，对应的TN1 和TN2中至少有一个截止，TP1和TP2中至少有一个导通，输出F为高电平。 　　该电路实现了“与非”逻辑功能。 三、 CMOS或非门 　　由两个并联的NMOS管和两个串联的PMOS管构成一个两个 输入端的CMOS或非门电路如下图所示。每个输入端连接到一 个NMOS管和一个PMOS管的栅极。 　　工作原理： 　　当输入A、B均为低电平时，TN1和TN2截止，TP1和TP2导通，输出F为高电平； 　　当输入端A、B 中至少有一个为高电平时，则对应的TN1、TN2中便至少有一个导通，TP1、TP2中便至少有一个截止，使输出F为低电平。 　　该电路实现了“或非”逻辑功能。 四、 CMOS三态门 EN 1 ：T’N和T’P同时截止，输出F 呈高阻状态； EN 0 ：T’N和T’P同时导通，非门 正常工作，实现　　　的功能。 3.3.3 正逻辑和负逻辑 　　前面讨论各种逻辑门电路的逻辑功能时，约定用高电平表示逻辑1、低电平表示逻辑0。事实上，既可以规定用高电平表示逻辑1、低电平表示逻辑0，也可以规定用高电平表示逻辑0，低电平表示