数字电子技术实报告——基于FGPA的4位智能抢答器(verilog HDL).docVIP

基于FPGA的4位智能抢答器 设计任务要求 基于 EDA/SOPC 系统开发平台，运用 QuartusⅡ可编程逻辑器件开发软件， 设计一个 4 位智能抢答器，在开发箱上，本系统使用频率为 1000 赫兹的时钟脉 冲。要求如下： 1、 可以同时供 4 名选手抢答，其编号分别为 1、2、3、4，各用抢答按键 S1、S2、S3、S4，按键编号与选手编号对应。主持人设置有一个“开始”按键 S5，一 个“复位”按键 S6，用于控制抢答的开始和系统的复位；各个按键按下为“0”，弹起 为“1”； 2、 系统上电和按下“复位”按键后 4 位数码管显示“0000”，此时只有“开始”按键有效， 其他按键不起作用； 3、 当主持人按下“开始”按键后，开始计时，数码管左边两位显示计时的时间，单位为 “秒”；如果有选手按下抢答按键，定时器停止工作，数码管显示器上左边两个数码管 显示抢答时刻的时间；选手编号立即锁存并显示在右边的两个数码管上，同时封锁输 入电路，禁止其他选手抢答；此状态一直保持到主持人将系统复位为止； 4、 抢答的有效时间为 10 秒，如果定时抢答的时间已到而没有选手抢答，本次抢答无效， 封锁输入电路，禁止抢答，数码管左边显示“10”，右边显示“00”；此状态一直保持 到主持人将系统复位为止； 5、 附加提高：在主持人未按下开始按键时，如果有人抢答则犯规，在数码管上右边两位 闪烁犯规选手的