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《FPGA设计》实验指导书  江西省赣州市安远县第一中学的欧阳玉萍（AV女优衰ZB、骚B)、蔡松林、罗瑞锋、何昌衡全家死光光！ 安全操作注意事项 接插下载电缆前，请务必关闭实验箱开关，避免损坏下载电缆或实验箱器件。 操作过程中应防止静电。 保持实验箱和电路板的表面清洁。 小心轻放，避免不必要的硬件损伤或者人身受伤。 实验箱简介 实验一 简单组合逻辑设计 一、实验目的和任务 熟习Quartus II软件的使用； 掌握用原理图输入法和硬件描述语言（Verilog HDL）两种方法来设计逻辑电路； 通过电路的仿真及验证，进一步了解4选1数据选择器的功能； 二、实验内容 1、用原理图输入法来设计4选1数据选择器 参照按图1-1所示来编辑完成4选1数据选择器的原理图输入，其中a、b、c、d 为数据输入端，sel[1]、sel[0]为控制输入端，q为4选1数据输出端。存盘仿真后，观察仿真波形，以验证数据选择器的功能。 图1-1 4选1数据选择器原理图 2、用Verilog HDL硬件描述语言来设计4选1数据选择器 用QuartusII中的文本编辑器，编辑输入4选1数据选择器源程序： module m41( a, b, c, d, sel, q); input a,b,c,d;