8路抢答器系统设计与实现.docVIP

数字抢答器系统的设计与实现 1 抢答器系统设计要求 数字抢答器，必须能够准确判断出第一位抢答者，并且通过数显、蜂鸣这些途径能让人们很容易得知谁是抢答成功者，并设置一定的回答限制时间，让抢答者在规定时间内答题，主持人根据答题结果控制抢答器的清零复位，掌握比赛的进程。所以我在设计8路数字抢答器的模块需要满足鉴别、抢答报警、回答倒计时、数显等功能，具体设计要求如下： （1）抢答器可容纳八组选手，并为每组选手设置一个按钮供抢答者使用；为主持人设置一个控制按钮，用来控制系统清零（组别显示数码管灭灯）和抢答开始； （2）电路具有对第一抢答信号的锁存、鉴别和显示等功能。在主持人将系统复位并发出抢答指令后，若参赛选手按下抢答按钮，则该组别的信号立即被锁存，并在组别显示器上显示该组别，同时扬声器也给出音响提示，此时，电路具备自锁功能，使其他抢答按钮不起作用。 （3）抢答器具有限时回答问题的功能，当主持人启动倒计时开始键后，要求计时器采用倒计时，同时最后计时器倒计时到00时扬声器会发出声响提示； 抢答器要求有八路不同组别的抢答输入信号，并能识别最先抢答的信号，直观地通过数显和蜂鸣等方式显示出组别；对回答问题所用的时间进行计时、显示、超时报警，同时该系统还应有复位、倒计时启动功能。 抢答过程：主持人按下系统复位键（CLR），系统进入抢答状态，计时模块输出初始信号给数码显示模块并显示出初始值。当某参赛组抢先将抢答键按下时，系统将其余七路抢答信号封锁，同时扬声器发出声音提示，组别显示模块送出信号给数码显示模块，从而显示出该抢答成功组台号，并一直保持到主持人将系统清零为止。主持人对抢答结果进行确认，随后，计时模块送出倒计时计数允许信号，开始回答问题，计时显示器则从初始值开始以计时。计时至0时，停止计时，扬声器发出超时报警信号，以中止未回答完问题。若参赛者在规定时间内回答完问题，主持人可给出倒计时计数停止信号，以免扬声器鸣叫。主持人按下复位键，即CLR为低电平有效状态，清除前一次的抢答组别，又可开始新的一轮的抢答。 此抢答器的设计中采用自顶向下的设计思路，运用VHDL硬件描述语言对各个模块进行层次化、系统化的描述，并且先设计一个顶层文件，再把各个模块连接起来系统的总体框图如下： 系统的总体框图 抢答鉴别模块用来准确直观地判断S1、S2、S3、S4、S5、S6、S7、S8八组抢答者谁最先按下按钮,并为显示端送出信号，通过数显和蜂鸣等途径使观众能够清楚地知道是哪一组抢答成功，是整个系统的核心部分。同时组别显示端为下一模块输入信号，以方便主持人为该组抢答成功者进行下一步的操作。抢答鉴别模块的元件图如下图所： 引脚作用： 输入信号：各组的抢答按钮S1、S2、S3、S4、S5、S6、S7、S8，系统清零信号CLR，反馈使能端OE。 输出信号： 各组的抢答按钮显示端q1,q2,q3,q4,q5,q6,q7,q8。 工作原理：第一个按下键的小组，抢答信号判定模块QDJB通过缓冲输出信号的反馈将本参赛组抢先按下按键的信号锁存，并且以异步清零的方式将其他参赛组的按键信号屏蔽，显示组别直到主持人对系统进行清零操作时为止。当CLR 1时系统复位，抢答被屏蔽；当CLR 0时，即低电平有效，且OE为低电平时，使其进入抢答鉴别状态，到CLK的上升沿到来时，以S1组抢答成功为例，当输入信号为S1 1，S2 0，S3 0，S4 0，S5 0，S6 0，S7 0，S8 0，即为鉴别出S1组抢答成功，同时屏蔽其他组的输入信号，以免发生错误。同理其他组别抢答成功也是这样的鉴别过程。部分源程序如下所示： IF CLR 1 THEN Q1 0; Q2 0; Q3 0; Q4 0; Q5 0; Q6 0; Q7 0; Q8 0; \\………当清零端有效时，所有的输出赋值为0 ELSIF OE 0 THEN Q1 S1; Q2 S2; Q3 S3; Q4 S4; Q5 S5; Q6 S6; Q7 S7; Q8 S8; \\………当清零无效，且OE为0时，将输入赋给输出 鉴别模块仿真图 3.2 锁存反馈模块的设计与实现 当抢答鉴别模块成功将各个抢答组的抢答信号输出后后，必须由锁存电路来将抢答信号中最先抢答的组别锁定，禁止其他组的信号显示出来，这个模块是整个电路中最重要的地方，这个模块直接影响主持人对比赛公平进行的判断。锁存模块的元件图如下图所示： 引脚作用： 输入信号：D1、D2、D3、D4、D5、D6、D7、D8是各组的抢答信号。 输出信号：Q是锁存反馈信号。 工作原理：当D1、D2、D3、D4、D5、D6、D7、D8各组的抢答信号进入锁存模块时，在锁存模块中，对输入的各个信号的信息进行或的关系运算，将计算结果输给Q，通过Q向外输出。最后将Q值反馈给QDJB模