EDA实验指导书EP3C16Q240C8)(2011.10.28).docVIP

SOPC综合实验系统 实验指导书 济南大学控制学院 责任编辑：济南大学信息学院电子信息中心 目录 1 第三章 VHDL基本程序设计实验 22 实验一 组合逻辑半加器的设计 22 实验二 使用VHDL设计组合逻辑全加器 29 实验三 带进位输入的8位加法器 34 实验四 全减器 39 实验五 四位向量加法/减法器 42 实验六 组合逻辑3-8译码器的设计 46 实验七 数据比较器 50 实验八 多路数据选择器 53 实验九 编码器 57 实验十 计数器 62 实验十一 7段数码管控制接口 65 实验十二 16*16点阵设计 69 实验十三 MOORE机 76 实验十四 MEALY机 80 实验十五 D/A接口 84 实验十六 A/D接口 87 实验十七 动态数码管显示实验 91 第四章 SOPC系统基本实验 95 实验一 Hello-Led流水灯实验 95 实验二 数码管显示实验 103 实验三 按键输入中断实验 107 实验四 4乘4键盘实验 111 第三章 VHDL基本程序设计实验实验一 组合逻辑半加器的设计 实验目的 通过一个简单的一位半加器的设计，让学生掌握组合逻辑电路的设计方法。 掌握组合逻辑电路的静态测试方法。 初步了解可编程逻辑器件设计的全过程。 熟识quartus II软件基本功能的使用。 二、实验原理 半加器实现两位不带进位加法输出和及进位。一位半加器有两个输入a、b两个输出s，Co。 半加器 三、实验步骤1、创建工程 运行Quartus II软件，如下图 建立工程，FileNew Project Wizad，既弹出“工程设置”对话框，如图 单击此对话框最上一栏右侧的“...”按钮选择工作目录，在D盘中建一个工程文件夹，取名为test。单击“打开”按钮，在第二行和第三行中写工程名为“half_adder”。按Next按钮，出现添加工程文件的对话框，如图： 这里无文件，我们跳过此步，直接按next进行下一步，如图所示选择FPGA/CPLD器件的型号，本试验箱选用Altera公司的Cyclone II 系列FPGA 芯片EPC16Q240C8。 在Family下拉框中，我们选择Cyclone II系FPGA，选择此系列的具体芯片EPC16Q240C8。执行next出现选择其它EDA工具对话框，我们用Quartus II的集成环境进行开发，因此这里不作任何改动，连续按next进入工程的信息总概对话框点击Finish按钮即建立一个项目。 2、建立顶层原理图（1）执行FileNew，弹出新建文件对话框，如下图： 选择Block Diagram Schematic File”，按OK即建立一个空的顶层图，缺省名为Block1.bdf”，我们把它另存为（FileSave as）接受默认的文件名，并将Create new project based on this file” 选项选上，以使该文件添加到工程中去。 （2）添加逻辑组件（Symbol） 在原理图左边选择Symbol Tools 或在图的空白处双击，弹出添加组件的对话框，如图所示。在libraries里寻找所需要的逻辑组件，如果知道逻辑组件的名称的话，也可以直接在Name一栏敲入名字，右边的预览图即可显示组件的外观，按OK后鼠标旁边即拖着一个组件符号，在图纸上点击左键，组件即安放在图纸上。在图中上分别放置异或门（xor），与门(and2)，输入（input），输出（output）。 （3）连线。将鼠标移到symbol连线端口上，鼠标变成图示形状，按下左键拖动鼠标到另一个symbol的连线端。 双击输入输出符号名字“pin_name”，将它们修改为a，b，s，co如图所示： （4）设置。在建立工程时我们选定的芯片型号，也可以在这一步设定，在菜单AssignmentsDevice，如果参数已设置好，这里一般可以不做任何修改。（5）编译。按主工具栏上的全编译按钮，即开始编译，Message窗口会显示一些编译信息，最后编译成功弹出提示，如图所示。其中的warings可以忽略。 仿真 对工程编译通过后，应该对其功能和时序性质进行仿真测试，以了解设计结果是否满足原设计要求。具体步骤如下： （1）功能仿真 新建波形编辑器。选择菜单File中的New项，在New窗口中选择Vector Waveform File项，如图所示： 单击OK按钮，即出现空白