8位移位寄存器设计.docVIP

实验七8位移位寄存器的设计 班级 信息安全2班 姓名 张亮 学号20110806228 一、实验目的 熟悉QuartusⅡ仿真软件的基本操作，并用VHDL语言设计8位移位寄存器。并且掌握组合逻辑电路的功能测试和时序仿真；学会运用逻辑图设计电路。 二、实验内容 用VHDL语言设计由边沿触发式D触发器构成的8位串入并出移位寄存器，并进行仿真与分析； （查找相应资料） 三、实验原理 逻辑电路的原理 8位移位寄存器的设计 在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储一位二进制代码，存放N位二进制代码的寄存器，需用n个触发器来构成。按功能可分为：基本寄存器和移位寄存器。移位寄存器中的数据可以在移位脉冲作用下一次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。 　　目前常用的集成移位寄存器种类很多，如74164、74165、74166、74595均为八位单向移位寄存器，74195为四位单向移存器，74194为四位双向移存器，74198为八位双向移存器。 逻辑图如图所示： 逻辑功能表 Inputs输入 Outputs输出 CLR CLK A B QA QB ...QH L X X X L L L H L X X QA0 QB0 QH0 H ↑ H H H QAn QGn H ↑ L X L QAn QGn H ↑ X L L QAn QGn …点击保存按钮保存。 五、实验结果与分析 编译过程 8位移位寄存器的设计 a）源代码（VHDL设计） LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY shifter IS PORT ( data_in : IN STD_LOGIC_VECTOR(7 DOWNTO 0); --输入的数据 n : IN STD_LOGIC_VECTOR(2 DOWNTO 0); --移位的数量 dir : IN STD_LOGIC; --移动的方向 0:左 1:右 kind : IN STD_LOGIC_VECTOR(1 DOWNTO 0); --移动类型 00:算术移 01:逻辑移 10:循环移 clock : IN BIT; --手动时钟PULSE data_out : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) --移位的结果 ); END shifter; ARCHITECTURE behav of shifter IS BEGIN PROCESS (data_in, n, dir, kind) VARIABLE x,y : STD_LOGIC_VECTOR(7 DOWNTO 0); VARIABLE ctrl0,ctrl1,ctrl2 : STD_LOGIC_VECTOR (3 DOWNTO 0); BEGIN IF (clockEVENT AND clock = 1) THEN --产生控制向量ctrl ctrl0 := n(0) dir kind(1) kind(0); ctrl1 := n(1) dir kind(1) kind(0); ctrl2 := n(2) dir kind(1) kind(0); CASE ctrl0 IS WHEN 0000 | 0001 | 0010 | 0100 | 0101 | 0110 = x := data_in; --n=0时不移动 WHEN 1000 = x := data_in(6 DOWNTO 0) data_in(0); --算术左移1位 WHEN 1001 = x := data_in(6 DOWNTO 0) 0; --逻辑左移1位 WHEN 1010 = x := dat