CMOS加法电的设计与研究.docVIP

西 南 交 通 大 学 毕业设计（论文） CMOS加法电路的设计与研究 年 级: 2005级 学 号: 座机电话号码 姓 名: 李 阳 专 业: 电子科学与技术 微电子技术方向 指导老师: 白天蕊 二零零九年六月 院 系 信息科学与技术学院 专 业 电子科学与技术（微电子技术方向） 年 级 2005级 姓 名 李阳 题 目 CMOS加法电路的设计与研究 指导教师 评 语 指导教师 签章 评 阅 人 评 语 评 阅 人 签章 成 绩 答辩委员会主任 签章 年 月 日 毕 业 设 计 任 务 书 班 级 微电1班 学 生 姓 名 李阳 学 号 座机电话号码 专 业 电子科学与技术（微电子技术方向） 发 题 日 期：2008年 12月 20 日 完 成 日 期：2009 年 6月 10日 题 目 CMOS加法电路设计与研究 题目类型：工程设计 √技术专题研究 理论研究 软硬件产品开发 设计任务及要求 要求在CADENCE定制设计平台Vertuso下，用AMI05工艺，设计1位全加电路和多位加法电路，并对各种加法电路的性能进行比较分析。 具体设计任务如下： 1．学习cadence 设计平台 2．一位全加电路设计、优化与仿真 3．多位加法电路设计与仿真 4．加法电路版图设计 5．加法器电路性能分析与比较 应完成的硬件或软件实验 1．原理图设计与仿真 2．版图设计 应交出的设计文件及实物（包括设计论文、程序清单或磁盘、实验装置或产品等） 1．设计论文 2．电路原理图和仿真结果 3．电路的版图 指导教师提供的设计资料 1．CADENCE Virtuoso Layout Editor User Guide 2．Virtuoso Schematic Composer User Guide 3．Cell design tutorial 要求学生搜集的技术资料（指出搜集资料的技术领域） 1．CADENCE 相关资料 2．加法电路相关资料 设计进度安排 第一部分 学习数字集成电路设计相关知识 （1~3周） 第二部分 熟悉CADENCE 版图设计平台 （4~5周） 第三部分 设计电路原理图并仿真、设计版图、撰写设计论文 （6~16周） 评阅及答辩 （ 周） 指导教师： 年 月 日 系主任审查意见： 审 批 人： 年 月 日 注：设计任务书审查合格后，发到学生手上。 西南交通大学信息科学与技术学院 2008年制 摘 要 加法电路是数字电路中的一个重要组成部分。它的主要功能是实现两个一位或多位二进制数的加法运算，并得出相应的和以及进位结果；加法电路在各种运算电路中都起着重要作用，是一个不可或缺的部分。 对于运算电路，最重要的莫过于其运算速度，通常，晶体管尺寸越大，充放电速度就越快，运算速度当然也就更快；但从芯片制造的角度来说，晶体管尺寸越大，版图的面积也就会越大，制造成本会变得很高。因此，需要综合考虑芯片的面积及工作速度。为了在同等条件下设计出高性能低成本电路，我们需要研究多种电路结构。 本文设计了几种加法电路结构，包括由一位全加器构成的多位加法电路，多位超前进位加法电路和由曼彻斯特链结构组成的多位加法电路。从理论研究入手，对各种结构工作原理深入了解，并设计出原理图。以原理图为基础，首先在NC－Verilog环境下进行功能仿真，以确定其逻辑功能正确；随后进行模拟仿真，以确定其延时及工作速度等，该设计过程中遇到的众多信号不同步问题，导致短时间内逻辑值的错误，我们通过改变晶体管尺寸，重新设计局部电路结构和增加延迟单元（会牺牲部分工作速度）等方法予以解决，并最终得出正确结果。 所有电路工艺库选用1.5.1工艺库，使用AMI0.6工艺文件，设计实现多种加法器。几种结构当中电路最高工作速度可达百兆以上。 关键词：加法器； 超前进位； 曼彻斯特链； 信号同步 Abstract Adder circuit is an important component of digital circuit. Its main function is to achieve one or more of the two binary operations of addition, to draw and, as well as the corresponding binary results. Adder circuit plays an important role in all kinds of computing circuit and is an indispensable part. As for computing circuit,