计时器的VHD设计.docVIP

本报告共包含5个VHDL程序的设计： VHDL程序1：计时器. VHDL程序2：序列计数器. VHDL程序3：脉冲宽度处理电路设计. VHDL程序4：01011序列检测器. VHDL程序5：赛跑计时秒表. 一 计时器 设计任务和原理介绍： 假定输入时钟周期为1秒，我们根据这个时钟周期进行计数，设立了3个计数器，分别是秒计数器，分钟计数器，小时计数器。每次输入的时钟上升沿来临，直接驱动秒计数器。如果秒计数器值为59（二进制为111011），则秒计数器恢复为0，否则则秒计数器加1；在此情况下接着查看分钟计数器的值，如果此时分钟计数器值也为59（二进制为111011），则分钟计数器值恢复为0，否则分钟计数器加1；在秒计数器与分钟计数器都为59的情况下，还需查看小时计数器的值，如果此时小时计数器的值为23（二进制10111），则小时计数器的值恢复为0，否则小时计数器的值加1. ２.VHDL源程序： Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter is port reset : in std_logic; clk_sec : in std_logic; seconds : out std_logic_vector 5 downto 0 ; minutes : out std_logic_vector 5 downto 0 ; hours : out std_logic_vector 4 downto 0 ; end counter; architecture behavior of counter is signal count_sec : std_logic_vector 5 downto 0 ; signal count_min : std_logic_vector 5 downto 0 ; signal count_hour : std_logic_vector 4 downto 0 ; begin process reset,clk_sec begin if reset 0 then count_sec 5 downto 0 000000; count_min 5 downto 0 000000; count_hour 4 downto 0 00000; else if clk_secevent and clk_sec 1 then if count_sec 111011 then count_sec 000000; if count_min 111011 then count_min 000000; if count_hour 10111 then count_hour 00000; else count_hour count_hour+1; end if; else count_min count_min+1; end if; else count_sec count_sec+1; end if; else null; end if; end if; end process; seconds 5 downto 0 count_sec 5 downto 0 ; minutes 5 downto 0 count_min 5 downto 0 ; hours 4 downto 0 count_hour 4 downto 0 ; end behavior; 3.程序主要部分介绍及流程图： port reset : in std_logic; clk_sec : in std_logic; seconds : out std_logic_vector 5 downto 0 ; minutes : out std_logic_vector 5 downto 0 ; hours : out std_logic_vector 4 downto 0 ; 定义端口，从上往下分别为复位键，时钟信号输入端，秒输出端（0—59），分钟输出端（0—59），小时输出端（0—24）. signal count_sec : std_logic_vector 5 downto 0 ; signal count_min : std_logic_vector 5 downto 0 ; signal count_hour : std_logic_vector 4 downto 0 ; 定义内部信号变量，分别对应秒，分钟，小时信号。 其流程图如下： 4.系统模块图： 5.仿真图： 本图是系统在特殊的时间：0小时59分59秒时的仿真图。观察