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采用自定向下的全正向设计方法,功能仿真和FPGA后仿.doc
课程设计要求所有题目采用Verilog语言为设计输入工具，采用自定向下的全正向设计方法，功能仿真和FPGA后仿真通过，能够生成正确的FPGA下载代码。要求功能仿真和后仿真采用modelsim，综合与布局布线工具为：Quartus II，具体要求为：
1）完成功能和引脚定义，提交技术规范；（10分）
2）完成总体方案设计，提交总体设计方案；（10分）
3）完成验证方案设计和仿真激励开发，提交验证方案和仿真激励源代码；（10分）
4）完成电路设计，提交电路设计源代码；（10分）
5）完成功能仿真，提交功能仿真报告；（10分）
6）完成综合与布局布线，提交综合与布局布线报告；（10分）
7）完成后仿真，提交时序仿真报告；（10分）
8）提交FPGA下载代码和引脚分布；（10分）
一 2.048MHz时钟信号产生电路，输入信号为50.176MHz的时钟，要求产生的2.048MHz时钟信号在 500ppm的范围可变（通过CUP控制，CUP的接口时序参考题2）。（要做的题）
二 用下列给定的INTEL接口时序，完成对8×256的单口RAM的读写操作，写入的数据为0－255，系统工作时钟为10MHz。CPU接口的数据为8位，地址为4位。
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