第四章-常用中规模组合逻辑部件详细分析.ppt

2. 数据选择器的扩展 ① 利用使能端进行扩展。 例：将4选1MUX扩展为8选1 MUX。 其中A2是8选1MUX地址端的最高位，A0是最低位。 000~011 100~111 用或门二选其一 ② 树状扩展。通过MUX的级联用2n+1个2n选1的MUX可以扩展为(2n)2选1的MUX。例如，n=2，即可用5个4选1MUX实现16选1MUX。如图所示。 5个4选1MUX实现16选1MUX 4.3.4 数据分配器 将传送来的或处理后的信息分配到各通道去。 数据分配器 一输入 多输出 分配 E A1 A0 Y0 Y1 Y2 Y3 1 × × 0 0 0 0 0 1 0 1 0 0 1 1 1 1 1 1 D 1 1 1 1 D 1 1 1 1 D 1 1 1 1 D 数据分配器又称多路分配器(DEMUX)，其功能与数据选择器相反，它可以将一路输入数据按n位地址分送到2n个数据输出端上。功能表如下表所示。其中D为数据输入，A1、A0为地址输入，Y0~Y3为数据输出，E为使能端。 一般用译码器来实现多路分配器，如下图： 数据放在使能端 Yi=D （b）输出函数： 多通道数据分时传送 4.3.5 数字比较器 1.一位比较器 对两个位数相同的二进制数进行比较的逻辑电路。 （1）真值表 A B FAB FAB FA=B 0 0 0 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 （2）输出端表达式 FAB=AB FAB=AB FA=B=AB+AB （3）逻辑电路图 1 1 1 B A FAB FA=B FAB 4位比较器： 四位并行数码比较器逻辑符号 2.多位比较器（集成数字比较器） 由图4 - 32可见，该比较器有 11 个输入端，三个输出端，其中输入端A3~A0、B3~B0接两个待比较的四位二进制数；输出端PA＜B、PA=B、PA＞B是三个比较结果；CA＜B、CA=B、 CA＞B是三个级联输入端，当扩大待比较的二进制数的位数时，可将低位比较器的输出端PA＜B、PA=B、PA＞B分别接到高位比较器的CA＜B、CA=B、CA＞B三个输入端。 四位比较器功能表 3.比较器的应用 例1：用4位比较器实现 八位二进制数比较 解: A3～A0：8421BCD码 解：位扩展，用两片4位比较器 低位的输出与高位的控制输入连接 B3～B0：0100（十进制数4） A ＞ B输出端用于判别 例2：用比较器构成用8421BCD码表示的一位十进制数四舍五入电路。 【例】试比较两个七位二进制整数的大小。 解： 采用两块四位比较器组件， 用分段比较的方法，可以实现对七位二进制的比较。 4.3.6奇偶检验电路 （2）奇偶检验 （1）奇偶检验码 一、奇偶检验 信息位 ：由若干位二进制代码构成 奇偶检验位 ：一位代码构成 奇检验 ：整个码组中１的个数为奇数 偶检验 ：整个码组中１的个数为偶数 FE偶检验位 FOD奇检验位 发送信息码(N位) 接收信息码(N位)+ 检验位(1位) 检验位(1位) 检验结果 二、奇偶位产生和检验电路 异或门的功能：奇数个1的连续异或运算其结果为1； 偶数个1的连续异或运算其结果为0。 S = 0，传输无误；S = 1传输有误 FE=B3 B2 B1 B0 发送端偶检验位表达式： 接收端偶检验位表达式： S=B3 B2 B1 B0 FE 4.3.7模块化设计概述 选择合适的集成电路 减少电路所需的模块总数 降低成本 提高电路可靠性。 （1）根据系统的逻辑功能要求画出系统结构框图，且按 功能将其划分成若干个子方框 （2）根据各子功能框的要求，选用合适的MSI或LSI （3）根据实际情况，有时需按传统设计方法设计出相关的接口电路和外围辅助电路 设计步骤： 设计原则： 例：设计一个将8421BCD码转换成余3BCD码的码组转换器。 （2）采用与逻辑电路输出端等同数量的数据选择器 且附加门（本题需用四个选择器） （3）采用译码器附加相应数量门（本题需一块4线-16线译 码器和四个门） 经比