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可编程逻辑器件与硬件描述语言实验报告new.doc
可编程逻辑器件与硬件描述语言
实 验 报 告
评 语： 成绩
教 师：
年 月 日
分 组：第（ ）组
班 级：
学 号：
姓 名：
地 点：
时 间：
实验一：3-8译码器设计
实验目的：
1）掌握ISE开发工具的使用，掌握FPGA开发的基本步骤；
2）掌握组合逻辑电路设计的一般方法；
3）掌握程序下载方法，了解UCF文件的格式；
4）初步了解开发板资源，掌握开发板使用方法。重点了解滑动开关和LED显示灯的使用方法。
实验内容：
用VHDL实现3-8译码器模块
将程序下载到FPGA并进行检验
实验步骤：
1）启动ISE，新建工程文件，编写3-8译码器的VHDL模块；
2）新建UCF文件，输入位置约束；
3）完成综合、实现，生成下载文件；
4）连接开发板USB下载线，开启开发板电源；
5）下载到FPGA；
6）拨动开关，验证结果是否正确。
实验代码：
-- Company:
-- Engineer:
--
-- Create Date: 19:03:03 10/01/2011
-- Design Name:
-- Module Name: decoder38 - Behavioral
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;
-- Uncomment the following library declaration if instantiating
-- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
entity decoder38 is
Port ( A : in STD_LOGIC;
B : in STD_LOGIC;
C : in STD_LOGIC;
EN : in STD_LOGIC;
Y : out STD_LOGIC_VECTOR (7 downto 0));
end decoder38;
architecture Behavioral of decoder38 is
signal din: std_logic_vector(2 downto 0);
begin
din = ABC;
PROCESS(din,EN)
begin
if (EN=1) THEN
Y =
else
case din is
when 000 = y
when 001 = y
when 010 = y
when 011 = y
when 100 = y
when 101 = y
when 110 = y
when 111 = y
when others = y
end case;
end if;
end process;
end Be
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