翻译-HighperformanceanaloganddigitalPLLdesign精编.docVIP

作者：Teresa M. Almeida, Moiste S. Piedade, R. Alves Redol 来源：Circuits and Systems, 1999. 原文题目：High performance analog and digital PLL design 原文网址：/stamp/stamp.jsp?tp=arnumber=780025（IEEE库） 注：本文中的公式均可在WPS中编辑 高性能的模拟和数字PLL设计 摘要 本文提出了一种高性能的锁相环（PLL）设计设计方法。在这里高性能是指该锁相环回路是一个具有高效降噪和精确的频率响应的能力的高阶锁相环。无论是模拟锁相环（APLL）还是数字锁相环（DPLL）设计均可通过所提出的技术实现。该方法能在多阶锁相环中应用，其中由于非常高阶的锁相环的其设计难度非常大，将其除外。本文明确地提出了该PLL设计的框图和APLL和DPLL的模型。同时本文还讨论了高阶设计的实例。实验中的DPLL实验结果通过固定点数字信号处理器（DSP）呈现，而APLL实验结果由个一个市售电路来呈现、讨论和比较。文章最后得出结论。 介绍 无论是模拟还是数字形式的锁相环，均作为解调、同步、合成、跟踪或测量信号等的可靠方式，是一种广泛应用于现代通信和控制系统的多功能元件[1,2]。 高阶锁相环由于其的高选择性的频率特性而被特别关注。由于输入信号可以被噪声