第六讲_VHD的元件例化语句.pptVIP

第六讲 VHDL硬件描述语言_4 教学课时：2学时 教学内容： VHDL语句 （1）元件例化语句（1学时） （2）生成语句（1学时） 元件例化语句 元件例化就是将预先设计好的设计实体定义为一个元件，然后利用映射语句将此元件与另一个设计实体中的指定端口相连，从而进行层次化设计。元件例化是使VHDL设计实体构成“自上而下”或“自下而上”层次化设计的一种重要途径。 元件例化语句分为元件声明和元件例化两部分。 用元件例化方式设计电路的方法是： （1）完成各种元件的设计。 （2）元件声明。 （3）通过元件例化语句调用这些元件，产生需要的设计电路。 元件声明语句的格式 COMPONENT 元件名 [GENERIC 参数说明；] PORT 端口说明； END COMPONENT； 元件例化语句的格式 元件例化就是将元件的引脚与调用该元件的端口的引脚相关联。关联方法有位置关联，名字关联，混合关联。 （1）位置关联方式 例化名：元件名 port map(信号1，信号2，.....); （2）名字关联方式 例化名：元件名 port map(信号关联式1，信号关联式2，.....); 信号关联式形如：a=a1,b=b1,意思是将元件的引脚a与调用该元件的端口a1相关联。这种情况下，位置可以是任意的。 （3）混合关联方式 将上述两种相结合，即