介绍下用MIG成的DDR2 SDRAM控制器.docVIP

MIG2.0是Xilinx内嵌在ISE中用来生成各种IP核的软件工具，可以用它来直接生成DDR2控制器设计模块，模块包含可自由修改的HDL源代码和约束文件。用户可以在MIG的GUI图形界面根据所选的存储器件选择对应模板、总线宽度和速度级别，并设置CAS延迟、突发长度、引脚分配等关键参数。如果所选器件与MIG所列模板不相符，可在代码生成后灵活修改这些代码。 DDR2 SDRAM控制器参考设计主要包含四个模块：Infrastructure module(基础模块)、Data_Path module(数据通道模块)、Controller module（控制模块）和IOBs module（输入输出接口模块）。 Infrastructure module产生控制器工作的时钟和复位信号，时钟信号由内部的DCM（时钟管理单元）对外部输入的时钟倍频产生，模块还包含一个延迟校准监视器，用来校准读数据选通脉冲（DQS）对读数据（DQ）的延迟，使读数据选通脉冲边沿正确对齐DQ有效窗口的中间位置，以便正确锁存读数据。 Data_Path module负责传输数据，在写操作时将写数据传送给DDR2 SDRAM；在读操作时将DDR2发送过来的数据寄存并同步到系统时钟去。 Controller module负责DDR2 SDRAM的上电初始化，在初始化后接收用户的指令并将其译码产生读写和相关的控制信号，此外控制