数字逻辑课程设计(数字时钟)解析.doc

武汉纺织大学 《数字逻辑》课程设计报告 题目： 院 系： 专业班级： 学 号： 学生姓名： 指导教师： 年 月 日引言 《数字逻辑》课程设计是配合本课程课堂和实验教学的一个实践性教学环节。其目的是巩固所学知识，提高实验动手能力，加强综合应用能力，启发创新思维。其任务是让学生通过动手动脑进行大中型数字逻辑电路的设计、仿真、调试，巩固和应用所学的理论和实验技能；掌握应用EDA开发工具设计大中型数字电路系统的设计流程、仿真、检测技术直至下载到FPGA物理器件进行实际物理测试的能力；提高设计能力和实验技能，为以后进行毕业设计、电子电路的综合设计、研制电子产品等打下基础。 系统介绍 平台介绍 》设计ltera公司的软件机房 EDA工具箱 本课程设计芯片，需用工程，完成中各部分设计后画出总电路图经过编译后分配，下载到中，在试验箱上连接导线，实现 知识点及技术难点分析 课程设计的知识点主要有：语言、显示器（）知识、时序电路设计、及试验箱的使用等。 较难的是时序电路的设计及的使用。 及设计原理 此次课程设计为数字电子逻辑设计，需在试验箱上实现制的数字时钟，具有小时，分钟秒的显示，且具有整点报时效果（在，发出一次声音，前四次低频率，最后进位时高频率声响） 原理 课题中需用语言编出、分钟、时钟、选择器八进制计数器、等的功能 用控制器控制快速调小时分钟，清零秒，功能。信号控制器分频得到，控制蜂鸣器发出低频率和高频率声音 由控制器分频的1HZ控制 情况下由秒钟的进位输出作为信号控制，在调整时间由4HZ控制 同分钟一样。 数据选择器接收时钟、分钟、秒钟传来的信号经过一个控制选择输出一个数据译码器，选择一个的输出所选择的数据。 八进制计数器产生一个数传送给数据选择器的端，用选择数据。 接收数据选择器输出的一个数据进行数码管的相应显示分配 总电路图 分配图 控制器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity control is port ( clk4hz ,clk1024hz,clk500hz,set_h,set_m,clr_s: in std_logic; second_h : in std_logic_vector(3 downto 0); second_l : in std_logic_vector(3 downto 0); minute_h : in std_logic_vector(3 downto 0); minute_l : in std_logic_vector(3 downto 0); bee,clk1hz,set_hh,set_mm,clr_ss: out std_logic); end control; architecture aa of control is signal count : std_logic_vector(1 downto 0); begin clk_label: PROCESS (clk4hz) BEGIN IF clk4hzevent and clk4hz=1 THEN count=count+1; END IF; END PROCESS clk_label; clk1024_label: PROCESS (clk1024hz) BEGIN IF clk1024hzevent and clk1024hz=1 THEN set_hh=set_h; set_mm=set_m; clr_ss=clr_s; END IF; END PROCESS clk1024_label; clk1hz=count(1); bee= clk500hz when minute_h minute_land second_h =0101 and second_L(0)=0 else clk1024hz when minute_h minute_l second_h second_l=0000000000000000 else 0; end aa; 秒钟 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.