数字集成电路第5章说课.ppt

发射极耦合逻辑电路(ECL)EMITTER COUPLE LOGIC TTL电路采用多发射极晶体管作为输入级,借助多发射极管对电流反抽,加速基区、集电区电荷释放，提高速度；STTL、ASTTL采用肖特基嵌位晶体管和新工艺，抑制了深度饱和寄生电容，但还是摆脱不了饱和。 ECL电路工作在放大和截止两种状态；不进入饱和，减小了储存时间，也没有SBD带来的附加寄生电容；nS数量级 发射极耦合逻辑电路(ECL)EMITTER COUPLE LOGIC ECL电路的提高开关速度，以牺牲功耗换取得 25mW，比TTL大了10mW；工艺改进可降至几个mW 以ECL10K；或门/或非门为例 下面介绍结构 射极耦合电流开关 一边固定；一边大信号多输入端的射极耦合差分 负反馈很强：保证输入阻抗大；和晶体管工作在放大区 RP 为基区沟道电阻，为反向漏电提供通路，并保证不用的输入端固定在零电平。 一般VEE=-5.2V、VCC=0V 射极耦合电流开关 射极耦合电流开关 射极耦合电流开关 射极耦合电流开关 射极耦合电流开关 射极耦合电流开关 射随输出器作用 保持输出相位不变；逻辑关系不变 进行电位平移 提高负载能力、扩大逻辑功能 参考电压源 ECL逻辑电路扩展 定偏管输出为或 输入管输出为或非 线与 线或 ECL电路版图设计特点 划分隔离区 元器件设计 布局布线 划分隔离区 同一性质的器件划分到一个隔离区 每个隔离区的面积一样 元器件的设计考虑 平均延迟时间和输出电平是主要问题 延迟时间与输入电容、集电极电容、负载电容有关 基区渡越时间是影响特征频率的主要矛盾，发射结电容、发射极电流对其也有影响 提高特征频率的方法，较窄的发射区、减小基区宽度、增加发射区-基区结的杂质浓度梯度。 晶体管的最大电流及单位有效发射区周长决定，可确定各管的发射区有效周长 输入管采用双基极条结构，以提高特征频率 输出管采用梳形结构，以提高电流 元器件的设计考虑 参考电源部分的晶体管和二极管不是处在开关状态，尺寸可以适当放宽。 为了减小集电极串联电阻，集电极窗口采用磷穿透扩散。 RC、RE，它的比值对输出电平影响较大，阻值较小，对阻值的精度和比值要求较高，设计成胖型结构 R1、R2、R3、R4阻值较大，R1、R2的比值影响电压源，采用高阻值的 RB阻值较大，但对精度要求不高，才用基区扩散电阻 布局布线 由于输出管流过的电流较大，为了散热，将电路的四对输出管排列在版图的两边 因为电路高速，防止两个单门工作时互为干扰分别将他们分配在版图两侧，同一单门的输入管和定偏管以及每对输出管安排在相邻的位置，且排列方向一致，两对集电极电阻，两对射极电阻，也均排列在相邻的位置，且排列方向一致，以减小工艺，材料和温度的误差，以便获得互补输出 布局布线 两门参考电源安排在中间，以缩短布线长度 设置两个地线，一为输出晶体管设置；一为门的功能设置 * *