湘潭大学EDA2013年考试试卷.docVIP

湘潭大学2013年 下 学期2011级 《EDA技术》课程考试（A卷）参考解答 及评分标准 适用年级专业 电子信息、通信工程 考试方式（闭卷） 考试时间 120 分钟 专业 班级 学号 姓名 题 号 一 二 三 四 五 六 七 八 总分 阅卷 教师 得 分 ……………………………………………………………………………………………………………… 得 分 一、填空题（共20分） EDA的含义是： 电子设计自动化 VHDL的含义是： 超高速硬件描述语言 请列出三个VHDL语言的数据类型。例如实数数据类型,位数据类型等。 整形 ， 字符型 ，字符串型。 Vhdl的运算符中，优先级别最低的是 逻辑运算符 ，优先级别最高的是 NOT（**，ABS） 。 试定义一个变量a，数据类型为4位标准矢量： variable a:std_logic_vector(0 to 3) 在vhdl的数据对象中， 信号 ， 变量 可以被多次赋予不同的值，只能在定义是复值的是 常量 。 Vhdl的子程序有 函数 和 过程 两种。 Vhdl源程序的文件名应与 实体名 相同，否则无法通过编译。 设 D0为‘0’，D1为‘0’，D2为‘1’，D3为‘0’，D3 D2 D1 D0的运算表达结果是： 0100 使用quartusII软件中时，文本编辑文件的后缀名是： vhd 波形仿真文件的后缀名是：vwf 。 得 分 二、简答题（20分，共4题，每题5分。） 简述cpld与fpga的异同，在实际应用是该如何选择？ 答：CPLD更适合完成各种算法和组合逻辑,FPGA更适合于完成时序逻辑。换句话说,FPGA更适合于触发器丰富的结构,而CPLD更适合于触发器有限而乘积项丰富的结构。 CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的,而FPGA的分段式布线结构决定了其延迟的不可预测性。 CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或FASTFLASH技术,无需外部存储器芯片,使用简单。而FPGA的编程信息需存放在外部存储器上,使用方法复杂。VHDL是硬件描述语言，面向硬件的用于CPLD、FPGA等大规模可编程逻辑器件的。而C语言主要是面向软件的，是计算机编程。用于普通计算机的，以及单片机、DSP等 简述when_else条件信号赋值语句和if_else顺序语句的异同。 答：WHEN_ELSE条件信号赋值语句中无标点，只有最后有分号；必须成对出现； 是并行语句，必须放在结构体中。 IF_ELSE顺序语句中有分号；是顺序语句，必须放在进程中。 简述quartusII的设计流程。 建立工作库文件夹；输入设计项目原理图/VHDL文件；将设计项目设置成PROJECT；选择目标器件；编译；建立仿真波形文件；引脚锁定并编译；编程下载/配置。 得 分 三、vhdl程序设计题（60分） 用并行信号赋值语句设计4选1数据选择器。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX4 IS PORT（IN0，IN1，IN2，IN3：IN STD_LOGIC; A , B: IN STD_LOGIC; Y : OUT STD_LOGIC); END ENTITY MUX4; ARCHITECTURE ART OF MUX4 IS SIGNAL sel :STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN sel =BA ; Y=IN0 WHEN sel=?0?ELSE IN1 WHEN sel=?1?ELSE IN2 WHEN sel=?0?ELSE IN3 WHEN sel=?1?ELSE ?? END ARCHITECTURE ART; 编写一个数值比较器vhdl程序的进程，要求使能信号g低电平时比较器开始工作，输入信号p=q，输出equ为‘0’，否则为‘1’。 process(p,q) begin if g=0 then if p = q then equ_tmp =