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电子线路 CAD 课程设计论文 抢答器（verilog+Ise） 学号：U200713959 院系：控制科学与工程系 专业班级：自动化0707班 姓名：王志伟 概述 在竞赛、文体娱乐活动（抢答活动）中，能准确、公正、直观地判断出抢答者的机器。 通过抢答者的指示灯显示、数码显示和警示显示等手段指示出第一抢答者。 一般抢答器由单片机以及外围电路组成，分为八路十路等不同，八路和十路的差别是，抢答器背面的 接口有几组，和外形没有关系。6组参赛的数字式抢答器，每组设一个按钮，供抢答使用。 抢答器具有第一信号鉴别与锁存功能，除第一个抢答者外，其余不起作用。 设置一个主持人“复位”按钮。 主持人复位后，开始抢答，第一信号鉴别与锁存电路得到信号后，有指示器显示抢答组别，扬声器发出2~3秒的音响。 设置一个记分电路，每组开始预置100 分，由主持人记分，答对一次加10分，答错一次减10分。 其它创新功能。 测试工具平台 编写语言：Verilog 编译调试工具：Xilinx ISE 9.2i 运行板子：Xilinx Basys_1.1 实现功能 基本功能 抢答器可以容纳6组参赛的数字式抢答器，每组都设置由一个抢答按钮，供参赛者抢答。 抢答器具有第一信号鉴别与锁存功能，除第一个抢答者外，其余不起作用。 设置一个主持人“复位”按钮，每次抢答之后按此按钮