实验一十进制计数器的设计与仿真电子科技大学.docVIP

实验一 十进制计数器的设计与仿真 实验目的 熟悉QuartusⅡ的Verilog HDL文本设计流程全过程，学习计数器的设计、仿真和硬件测试。 实验原理 该程序设计是带有异步复位、同步计数使能、可预置型功能全面的十进制计数器。 第一个条件句if(!RST)构成的RST接于寄存器下方的异步清0端CLR。 第二个条件句if(EN)构成EN接于寄存器左侧的使能端ENA。 第三个条件句if(LODA)构成LODA接于上面的多路选择器，使之控制选择来自DATA的数据，还是来自另一多路选择器的数据。 不完整的条件语句与语句Q1=Q1+1构成了加1加法器和4位寄存器。 语句（Q19）构成了小于比较器，比较器的输出信号控制左侧多路选择器。 第二个过程语句构成了纯组合电路模块，即一个等式比较器，作进位输出。 实验设备与软件平台 实验设备：计算机、FPGA硬件平台是Cyclone系列FPGA 软件平台：Quartus II 9.1 (32-Bit)、5E+系统 四、实验内容 编写Verilog程序描述一个电路，实现以下功能：设计带有异步复位、同步计数使能和可预置型的十进制计数器。 具有5个输入端口（CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号；RST起异步复位作用，RST=0，复位；EN是时钟使能,EN=1,允许加载或计数；LOAD是数据加载控制，LOAD=0，向内部寄存