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实验五 IP 核生成工具使用实验 实验背景知识IP 核生成器（CORE Generator）是 Xilinx FPGA 设计中的一个重要设计输入工具它提供了大量成熟、高效的 IP 核为用户使用直接用 Xilinx FPGA 底层硬件原语描述Core Generator 可生成的 IP 核大致分为：基本模块、通信与网络模块、数字信号处理模块、数学功能模块、内存模块、微处理器、控制器与外设模块、标准与协议数据单元到复杂功能样机的众多设计这些 IP 核是根据 Xilinx 的 FPGA 器件特点和结构而设计，直接用 Xilinx FPGA 底层硬件原语描述，充分发挥了 FPGA 的功能。（VHDL环境下实现的） ．实验目的1）学会使用 IP 核生成工具（CORE Generator）； 2）例化组件到工程中 3. 实验内容1）IP 核生成工具（CORE Generator）生成双口 BlockRAM； 2）将生成的内存例化到工程中； 3）进行行为仿真并在板卡上验证设计； 实验准备1）将光盘下03. Examples of Program 实验程序目录下的01. ISE9.1 文件夹拷贝到E：盘根目录下； 2）将 USB 下载电缆与计算机及 XUPV2Pro 板的 J8 连接好； 3）将 RS232 串口线一端与计算机连接好，另一端与板卡的 J11 相连接； 4）启动计算机后，将 XUPV2Pro 板的电源开关 SW11 打开到 ON 上。观察 XUPV2Pro 板上的＋2.5V，＋3.3V，＋1.5V 的电源指示灯是否均亮若有不亮的，请断开电源，检查电源； 5）打开超级终端。 ．实验步骤 (1) 生成 ROM 初始化文件 1选择 Start → Programs → Xilinx ISE 9.1i → Project Navigator，进入 ISE 的 Project Navigator 环境；。 2选择 File → Open Project，并指向如下目录，选择 coregen_lab.ise 打开工程； Verilog 使用者: E:\labs\ verilog\lab5\ coregen_lab VHDL 使用者: E:\labs\ vhdl\lab 5\ coregen_lab 3）用文件编辑器打开lab5 目录下的Assembler 文件包中的program.psm 汇编范本文件。在 task #3 部分写段代码，来完成响应来自按键的信号LOAD s1,ascii_CR; OUTPUT s1,uart_data_tx; LOAD s1,ascii_LF; OUTPUT s1,uart_data_tx; ;lab task #2 ;write code to output a short(10 characters ; or less ) message to the serial port. loop: INPUT s1,switch_in ; OUTPUT s1,leds_out ; rs232_echo: INPUT s1,data_present; XOR s1,s0; JUMP Z,loop; INPUT s1,uart_data_rx; OUTPUT s1,uart_data_tx; JUMP loop; 并使用 cd 命令指向如下的汇编编译器的目录下，输入 kcpsm3 program.psm 命令，如图。完成后汇编编译器生成了一些文件，包括“.COE”的文件，是用来初始化 Core Generator 产生的内存； 〉cd E:\01. ISE9.1\xupv2pro\labs\vhdl\lab5\Assembler (2) 生成 BLOCK RAM IP 核 1 单击工程 Sources 窗口中的顶层文件 loopback.vhd，然后双击 Processes 窗口中的 Create New Source，弹出的新资源对话框，选择 IP (CoreGen Architecture Wizard)，在 File Name 栏输入文件名称 program； 单击 Next 按钮后，在选择 Core Type 对话框中,展开 Memories Storage Elements, 展开 RAMs ROMs, 选择 Block Memory Generator v2.1，单击 Next按钮； 3） 弹出核信息窗口，单击 Finis