基于FPGA智能数发生器设计.docVIP

基于FPGA智能函数发生器设计 实验目的 熟悉用Quartus编译Verilog语言的方法。 掌握用直?接?数?字?频?率?合?成?(DDS--Digital?Direct?Frequency?Synthesis)技术。 熟悉并掌握串口标准及原理，学会FPGAI/O引脚分配和实现过程。 实验内容 本设计利用直接数字频率合成技术加上FPGA控制，设计可产生正弦波、方波、三角波等波形的函数发生器。该函数发生器具有频率、幅度可调以及叠加直流的功能。重点学习基于FPGA的波形发生器设计,其中包括其原理图、功能模块图、硬件电路图等设计。 实验原理 3.1 实验原理 实验采用?直接频?率合成的方式?设计函?数信号?发生单?元。直接频率合成的基本原理是：首先设定一个(或多个)基准频率，将这个(或多个)基准频率变换成另一?个?(?或?多?个?)?合?乎?质?量?要?求?的?所?需?频?率?。?直?接?频?率?合?成?技?术?(Direct?Digital?Frequ?ency?Synthsis)就是把要输出的波形，预先归一化处理后，采样足够的点数，存储于波形?存储器?中，在需要输出时，将波形从存储器中读出，经过?数/模转换，再通过后续模拟电路处理输出。DDS?信?号产生单元主要有由?相位累加器、只读存储?器、数模转换器组成。存储器中存储的是波形一个周期内不同相位对于函数波形?幅值的?编码，通过时钟