u20111353 自动化1105班 骆攀.docVIP

华中科技大学 电子线路测试实验报告 题 目 : 数字钟设计 专 业 : 自动化1105班 实验组别 : 1 9 姓 名 : 学 号 : U201113653 指导老师 : 汪小燕 日 期 : 2013年6月  目录： 一、 实验目的 3 二、 实验要求 3 三、 实验仪器 3 四、 需求分析与系统设计说明 4 五、 功能仿真 21 六、 思考题 24 七、 实验收获与体会 25 八、 附录 25  实验目的 掌握可编程逻辑器件的应用开发技术，设计输入、编译、仿真和器件编程； 熟悉EDA软件使用； 掌握Verilog HDL设计方法； 分模块、分层次数字系统设计 实验要求 能显示小时、分钟、秒钟（小时以24进制,时、分用显示器，秒用 LED） 能调整小时、分钟的时间 复位 实验仪器 QUARTUS II软件 PC DEO实验板 需求分析与系统设计说明 数字钟由2个60进制计数器和1个24进制计数器和两个2选1数据选择器共5个模块构成,3个计数器公用一个时钟信号CP。2个选择器分别用于选择分计数器和时计数器的使能控制信号,对时间进行校正时,在控制器的作用下,使能信号接高电平,此时每来一个时钟信号,计数器加一计数,从而实现对小时和分钟的校正.正常计时时,使能信号来自低位计数器的输出,即秒计数器达到59秒时,产生输出信号使分计数器加1,分秒计数器同时计到最大值时即59分59秒时,产生输出信号使小时计数器加一。 主要模块如下： 顶层模块： module time_counter( input CLK, input RESET, input [2:0] SWITCH, input GrimSelect, input [1:0] KEY, output [31:0] SEG, output [7:0] LED ); parameter FCLK = 50_000_000;//设定时钟频率 wire clk_1hz, clk_4hz, clk_10hz, clk_100hz; wire add_cmd, sub_cmd; wire carry_in_minute, carry_in_hour; wire [2:0] mode; wire grim_select; wire [5:0] sec_value, min_value,hour_value; wire [3:0] min_out_ones, min_out_tens, hour_out_ones, hour_out_tens; wire [5:0] alarm_min, alarm_hour; wire [3:0] alarm_min_ones, alarm_min_tens, alarm_hour_ones, alarm_hour_tens; wire [6:0] stop_sec, stop_mill; wire [3:0] stop_sec_ones, stop_sec_tens, stop_mill_ones, stop_mill_tens; reg [3:0] led_in_1,led_in_2,led_in_3,led_in_4; wire [7:0] led_out_1,led_out_2,led_out_3,led_out_4; /*assign clk_1hz = CLK; assign clk_4hz = CLK * 4; assign clk_10hz = CLK * 10; assign clk_100hz = CLK * 100;*/ assign mode = SWITCH; assign grim_select = GrimSelect; /************************************************/ /*开关模式选择/************************************************/ always @(posedge CLK) begin if(mode==3b000) begin led_in_1 = min_out_ones; led_in_2 = min_out_tens; led_in_3 = hour_out_ones; led_in_4 = hour_out_tens; end else if(mode==3b001) begin led_in_1 = min_out_ones; led_in_2 = min_out_