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FPGA设计与应用分频器设计实验报告班级： 1105103班 姓名： 郭诚 学号： 1110510304 日期：2014年 10月 11日实验性质：验证性 实验类型：必做开课单位：电信院 学时：2学时一、实验目的1、了解Quartus II软件的功能；2、掌握Quartus II的HDL输入方法；3、掌握Quartus II编译、综合、适配和时序仿真；4、掌握Quartus II管脚分配、数据流下载方法；5、了解设计的资源消耗情况；6、掌握分频器和计数器的实现原理；7、掌握数码管的静态和动态显示原理二、实验准备（1分）2.1 EP2C8的系统资源概述逻辑单元 8,256 M4K RAM 块(4k比特+512校验比特) 36 总的RAM比特数 165,888 嵌入式乘法器 18 锁相环PLLs 22.2 工程所用到的FPGA引脚及功能说明node namedirectionlocationi/o bankVREF groupclkclkoutseg7[0]seg7[1]seg7[2]seg7[3]seg7[4]seg7[5]seg7[6]seg7_select[0]seg7_select[1]seg7_select[2]seg7_select[3]InputOutputOutputOutputOutputOutputOutputOutputOutputOutputOutputOutputOutputPIN_23PIN_107PIN_115PIN_118PIN_128PIN_112PIN_110PIN_116PIN_133PIN_134PIN_127PIN_117PIN_1141333333333333B1_N0B3_N1B3_N1B3_N1B3_N1B3_N1B3_N1B3_N1B3_N0B3_N0B3_N1B3_N1B3_N1工程所用到的FPGA引脚及功能说明：PIN_23是时钟引脚；PIN_114 PIN_117 PIN_127 PIN_134是数码管的位选引脚；PIN_133 PIN_116 PIN_110 PIN_112 PIN_128 PIN_118 PIN_115是数码管段选信号引脚；实验所用的LED是共阴级连接2.3 数码管的动态显示原理动态显示是将所有数码管的8个显示笔划a,b,c,d,e,f,g,dp的同名端连在一起，另外为每个数码管的公共极COM增加位选通控制电路，位选通由各自独立的I/O线控制，当输出字形码时，所有数码管都接收到相同的字形码，但究竟是那个数码管会显示出字形，取决于FPGA对位选通COM端电路的控制，所以只要将需要显示的数码管的选通控制打开，该位就显示出字形，没有选通的数码管就不会亮。通过分时轮流控制各个数码管的的COM端，就使各个数码管轮流受控显示，这就是动态驱动。在轮流显示过程中，每位数码管的点亮时间为1～2ms，由于人的视觉暂留现象及发光二极管的余辉效应，尽管实际上各位数码管并非同时点亮，但只要扫描的速度足够快，给人的印象就是一组稳定的显示数据，不会有闪烁感。三、代码及测试3.1 工程源代码及分析（2分）Library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;Entity gcfp isport ( gc_clk : in std_logic; gc_clkout : out std_logic; gc_s7: out std_logic_vector( 6 downto 0 ); --7段码输出 gc_s3: out std_logic_vector( 3 downto 0)); --4个数码管选通end; architecture one of gcfp is signal gc_L1,gc_L2,gc_L3,gc_L4,gc_L:integer; --L1,L2表示分的高低两位 L3，L4表示秒的高低两位signal gc_a:std_logic_vector(26 downto 0); --用作计数signal gc_q1:std_logic; --LED灯信号signal gc_b:std_logic_vector(12 downto 0); --用作计数signal gc_q2:std_logic;--数码管扫描信号signal gc_clkout1:std_logic; --数码管扫描信号的输出signal gc_c:std_logic_vector(1 downto 0):=00; --用于数码管选通--将时钟信号分频频）得到频率为1.84Hz（学号为4）的输出信号，要求占空比为25%