毕设论文_基于fpga的抢答器设计 .docVIP

基于FPGA的抢答器设计 摘 要 本文介绍了一种采用EDA技术，基于FPGA并在QuartusⅡ工具软件环境下使用Verilog硬件描述语言编写的数码管显示4路抢答器的电路设计。 本次设计的抢答器能够同时供应4位选手或者4个代表队进行抢答比赛，分别使用4个按钮a,b,c,d表示。同时需要设置系统复位和抢答控制开关，这需由主持人控制。主持人在允许抢答的情况下，计时器开始从30s开始倒计时，直到有人抢答成功后，由锁存器将时间锁存住，此时数码管上将显示剩余时间及抢答成功选手号码，同时对应选手的LED灯也被点亮。在判断选手是否回答正确后，由主持人控制加减按钮进行给分。在一轮比赛结束后，主持人按下复位按钮，则除了计分模块外，其他模块都复位为初始时刻，为下一轮的比赛做好准备。 系统芯片主要采用EP2C8Q208，由抢答判别模块，计时模块，分频器模块，计分模块，锁存器模块，数码管驱动模块组成。经过编译及其仿真所设计的程序，该设计的抢答器基本能够实现此次设计的要求，从而完成了抢答器应具备的功能。 关键词：抢答器，数码显示，硬件描述语言，可编程逻辑门阵列 FPGA-BASED RESPONDER DESIGN ABSTRACT This article introduces the design of 4 answering device circuit