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第二章 数据类型 和Verilog相比，System Verilog提供了很多改进的数据结构，虽然其中的部分结构最初是为设计者创建的，但对于测试者也同样有用，本章将介绍这些对验证很有用的数据结构。 System Verilog引进了一些新的数据类型，它们具有如下优点。 双状态数据类型：更好的性能，更低的内存消耗。 队列、动态和关联数组：减少内存消耗，自带搜索和分类功能。 类和结构：支持抽象数据结构。 联合和合并结构：允许对同一数据有多种视图（view）。 字符串：支持内建的字符序列。 枚举类型：方便代码编写，增加可读性。 2.1 内建数据类型 Verilog-1995有两种基本的数据类型：变量和线网（net）。它们各自都可以有4个取值：0,1，Z和X。RTL代码使用变量来存放组合和时序值。变量可以是单bit或多bit的无符号数（reg[7:0]m）,32bits的有符号数（integer），64bits的无符号数（time）或浮点数（real）。若干变量可以被遗弃存放到定宽的数组里。所有的存储都是静态的，意味着所有的变量在整个仿真过程中都是存活的，子程序（routine）不能通过堆栈来保存形式参数和局部变量。线网可以用来连接设计当中的不同部分，例如门和模块实例。大多数设计者使用标量或矢量wire来连接各个设计模块的端口。 System Verilog增加了很多新的数据类型以便同时