HDMICEC的設计与实现.docxVIP

HDMI CEC的设计与实现 摘要:基于FPGA的设计流程 ,通过对HDMI CEC的协议分析,架构定义,RTL编写及功能仿真,到最后FPGA验证,结果表明,该设计能较好的满足功能和时序要求,也能作为一个IP核,方便地相关电子产品领域应用。 关键词:HDMI;CEC;FPGA 　　 　　Design and implement for HDMI CEC 　　 　　ZHANG Yong, HUANG Shi-zhen 　　(Fujian key Laboratory of Microelectronics Integrated Circuits, Fuzhou University, Fuzhou 350002, China) 　　 　　Abstract: Designed and implemented for HDMI(High Definition Multimedia Interface)CEC(Consumer Electronic Control)base on the flow of FPGA(filed program gate array), from protocol analyzed, architecture defined, RTL(register transmit level) write, and function simulation .Finally, implement with FPGA .The result show that this design meet the timing and function well. It maybe applies comfortably in the relational electronic production filed as an IP core. 　　Key word: HDMI; CEC; FPGA 　　 　　1引言 　　 　　 由于HDTV(High Definition Television)市场的需求,HDMI(High-Definition Multimedia Interface)接口已被消费者广泛接受,成为HDTV和相关消费类电子产品公认的高速接口标准。同时,HDMI中的CEC(Consumer Electronic Control)的功能也得到了相当的重视。如今,在很多不同品牌的HDMI上都可以看到带有CEC的功能,如松下电器(Panasonic)的VIERALINK,三星电子(Samsung)的ANYNET+,LG电子的SIMPLINK,索尼(Sony)的BRAVIA SYNC,索普(Sharp)的FAMILINK等[1]。功能主要是在不同的电器之间进行通信,从而实现比如一键开机、一键录像之类的效果。 　　本设计中的CEC是基于HDMI 规格中定义的接口协议,经仿真测试及FPGA验证,最终将集成到HDMI接口芯片里。设计的CEC模块也可作为一个IP核在相关领域应用。 　　 　　2CEC协议 　　 　　CEC接口只包含一根双向的信号线:CEC。CEC总线的数据以帧的形式传输[2]。每帧包括一个开始比特(Start bit),帧头块(header block),帧体块(data block)。如果图1所示。其中Data block的长度取决于具体的命令,有效范围是0到15byte。 　　 表1是帧头和帧体的结构。每个帧头块或帧体块包括10个比特,其中前八位是信息位,第九位是EOM(消息结束,end of message),最后一位是应答位。帧头和帧体的结构相同,区别仅仅是信息位。 　　根据CEC标准,CEC信号用不同的占空比表示Start 位,逻辑0和逻辑1,如图3所示。 　　 　　3CEC设计与实现 　　 　　 本设计中的CEC模块主要包含bit control、byte control以及寄存器的接口等3个子模块。其中bit control主要负责比特级别的处理,比如CEC时序的校准,Start bit的产生和检测,信息比特0和1的产生和检测,仲裁判决等等。Byte control将bit control接收到的比特数据,经过并行化,变成byte control的数据。同时将byte control的数据,经过串行化,作为bit control的输入。Byte control中包含两个FIFO。用户发送的CEC命令首先被存入到一个TFIFO里,经过 byte control转换到bit control,最终输出。从CEC总线上接受到的消息,也被存入到一个RFIFO中,经过 bit control转换到byte control,最终被用户读出。CEC registe