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XilinxISE13筆记02基于原理图的设计输入
二、基于原理图的设计输入
1、创建工程
打开ISE-File-New Project
2、添加已存在的设计文件
（1）选择器件的名字，单击鼠标右键，选择Add Source…选项
（2）选择添加verilog设计文件，选择counter3b.v和div_clk.v文件。
3、确认上图中所添加的文件所对应的Association栏选项为All（表示该文件和所有的设计流程相关联），然后单击OK。
4、生成所添加文件的RTL符号
步骤：
在Hierarchy中选择counter3b，然后在Processes面板中，选择Design Utilities，并展开。
双击Create Schemaitc Symbol选项，生成counter3b的原理图符号。
在Hierarchy中选择div_clk，然后在Processes面板中，选择Design Utilities,并展开
双击Create Schemaitc Symbol生成div_clk的原理图符号。
5、创建原理图文件
（1）选中器件，右击，New Source…
（2）设置参数，如下图
（3）出现空白原理图设计界面，在原理图左侧窗口，选择Symbols标签栏，如下图
（4）从Symbols窗口界面中，分别选择counter3b和div_clk，然后用鼠标拖拽打牌原理图设计窗口中。
（5）在工具列中，选择连接线。
（6）用连线工具实现两个原理图符号的连接。
（7）在工具栏中，选择添加I/O符号按钮，自动识别输入输出。
（8）双击IO，选择Nets 即可修改名字，（一定要先点Apply，然后再点OK）。
（10）保存
（11）在主界面主菜单下，选择Tools-Check Schematic，检查符号设计有无错误。
（12）结束
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