基于FPGA的QPSK信號源的设计与实现.docx

基于FPGA的QPSK信号源的设计与实现 技术分类： HYPERLINK /TechClass/PLDFPGA/Default.aspx 可编程器件? | 2008-08-08 　　前言 　　调相脉冲信号可以获得较大的压缩比，它作为一种常用的脉冲压缩信号，在现代雷达及通信系统中获得了广泛应用。随着近年来软件无线电技术和电子技术的发展， HYPERLINK /word/158793.aspx \o DDS DDS（直接数字频率合成）用于实现信号产生的应用越来越广。DDS技术从相位的概念出发进行频率合成，它采用数字采样存储技术，可以产生点频、线性调频、ASK、PSK及FSK等各种形式的信号，其幅度和相位一致性好，具有电路控制简单、相位精确、频率分辨率高、频率切换速度快、输出信号相位噪声低、易于实现全数字化设计等突出优点。 　　目前，DDS的 HYPERLINK /word/158792.aspx \o ASIC ASIC芯片如AD公司的AD9852、AD9854等，对于相位调制信号，可方便地产生BPSK，但是，对 HYPERLINK /word/158795.aspx \o QPSK QPSK或8PSK等则实现困难，它们对控制更新脉冲要求极高，一旦偏差超过DDS内极高的系统时钟，输出相位就会错误。本文介绍了一种通过 HYPERLINK /word/158794.aspx \o FPGA FPGA实现QPSK或更高阶PSK信号的方法，可灵活地通过上位机的PCI总线控制参数，产生不同载波频率、不同脉冲宽度、不同占空比、不同重复周期等的QPSK信号，对雷达等系统的设计者具有很好的借鉴意义。 　　QPSK HYPERLINK /word/158796.aspx \o 信号源 信号源的设计方案 　　DDS原理 　　DDS是一种全数字化的频率合成器，由相位累加器、正弦波形ROM存储器、D/A转换器和低通滤波器构成，其基本原理如图1。 　　输出信号的频率为fout=fclk?Δφ/2N，而最小频率分辨率为Δfo=fomin=fo/2N，可见改变频率控制字N即可改变输出信号的频率。当参考时钟频率给定后，输出信号的频率取决于频率的控制字，频率分辨率取决于累加器的位数，相位分辨率取决于ROM的地址线位数，幅度量化取决于ROM的数据字长和D/A转换器的位数。 　　为了提高DDS输出信号的频谱指标和降低正弦的ROM存储器，近来发展了如在相位截断后加数字反sinc滤波，利用三角函数对称性只存取1/4周期查找表，基于CORDIC、泰勒级数加权的频率合成方法等技术。 　　QPSK信号源的设计方案 　　在FPGA中，通过正弦查找表和相位累加器实现DDS，通过计数器实现QPSK信号的起停控制。在计数器计数到零时，设置标志位，读取寄存器中的QPSK控制码，从而设置初始相位。在计数到根据QPSK脉冲宽度设定的值后，计数器置0并重新开始计数。运行完设置码元的个数及次数后，使能输出禁止标志位。 　　QPSK信号的重复周期也通过计数器实现。根据周期的范围和系统时钟，设置计数器的位数并使其满足要求。在计数器计数到设定值后，清除输出禁止的标志位。需要注意的是周期计数器应该与QPSK码元宽度计数器同步。 　　QPSK信号参数控制通过PCI总线实现，包括QPSK信号的开始、结束、码元个数、次数、码字以及QPSK信号重复周期等。在FPGA内通过寄存器读取、保存参数。 　　硬件设计 　　系统组成与结构 　　FPGA选用XILINX公司Spartan3系列的XC3S1000，为100万门大规模可编程器件。它内部具有432kbit的Block Ram和120kbit的Distributed Ram；4个时钟管理单元DCM；24个乘法器。配置采用XILINX的专用PROM XCF04S，4M位的串行Flash PROM。XC3S1000通过XCF04S实现主串配置，M0、M1、M2均置低。系统框图如图2。 　　高速DAC选用AD公司的AD9767，它是双通道14位精度的高速CMOS DAC。它内部集成1.2V的电压基准，SFDR和IMR可达83dBc，最高转换率为125MSPS，满量程电流可调范围为2mA~20mA，两路D/A输出后经两片高速、宽带放大器AD8047放大，然后经滤波器输出，AD8047增益为1，实现电流到电压的转换。 　　PCI接口芯片采用PCI9054，是PlX公司应用广泛的32位、33MHz的PCI桥芯片，实现PCI总线和本地总线的转换。PCI9054可工作在主、从模式，支持DMA，支持猝发操作。PCI9054的上电通过2k位的EEPROM NM93CS56配置，包括PCI9054的本地总线控制、PCI配置空间寄存器的配置等。PCI90