基于verilog的數字秒表的设计实现.docVIP

数字秒表的设计实现 团队成员：董婷 詹磊 胡鹏 一、测试要求 1. 有源晶振频率：24MHZ 2. 测试计时范围：00’00”00 ~ 59’59”99，显示的最长时间为59分59 秒 3. 数字秒表的计时精度是10ms 4. 显示工作方式： a、用八位数码管显示读数 b、用两个按钮开关（一个按钮使秒表复位，另 一个按钮控制秒表的启动/暂停） 二、设计要求 1. 设计出符合设计要求的解决方案 2. 利用软件对各单元电路及整体电路进行仿真 3. 在开发板上实现设计 5. 撰写设计报告 三、秒表功能键 1、power：秒表电源键 2、Reset：秒表复位清零键 3、run/stop：秒表启动/停止键 四、实验原理 1 .实验设计原理 （1）秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、分频器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止、启动以及清零复位。 （2）秒表有共有8个输出显示，其中6个显示输出数据，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应；另外两个为间隔符，显示‘-’。8个计数器的输出全都为BCD码输出，这样便与同显示译码器连接。 （3）可定义一个24位二进制的寄存器hour用于存放8个计数器的输出，寄存器从高位到低位每连续4位为一组，分别存放百分之一秒、十分之一秒、间隔符、秒、十秒、间隔符、分、十分。由频率信号输出端输出频率为100HZ的时钟信号，输入到百分之一秒模块的时钟端clk，百分之一秒模块为100进制的计数器，当计数到“1001”时，百分之一秒模块清零，同时十分之一秒模块加1；十分之一秒模块也为100进制的计数器，当计数到“1001”时，十分之一秒模块清零，同时秒模块加1；以此类推。直到分模块计数到59进59。 （4）为了消除按键消抖问题，定义寄存器key-inner来存储按键key的输入信号，key-flag作为启动/暂停的转换标志，key-inner[0]出现一个下降沿时，key-flag取反一次，当key-flag为0时计数器启动，1时计数器暂停，当key-flag为1同时key-inner[1]为9时，计数器清零。 （5）定义18位寄存器count用于存放分频和扫描用的计数值。24MHZ的时钟信号240000分频，得到100HZ的时钟信号，而计数器已24MHZ的时钟信号218分频扫描8个七段译码器。 2. 实验设计方案 利用一块芯片完成除时钟源，按键和显示器之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用Verilog语言实现。这样设计具有体积小，设计周期短，调试方便，故障率地和修改升级容易等特点，本设计采用依次进行消抖、分频、数码管动态扫描、显示（译码）和计数流水线的设计方法。 3. 实验原理框图 秒表原理框图 24Mhz100hz计数 24Mhz 100hz 计数 分频 Reg[1:0]] Reg[1:0]] 显示 扫描 五、软件设计与仿真 1、秒表计数单位与对应输出信号 hour[3:0] 百分之一秒 hour[7:4] 十分之一秒 hour[11:8] 秒 Hour[15:12] 十秒 Hour[19:16] 分 hour[23:20] 十分 2、秒表总程序： module dapeng(clk_24M,dig,seg,ena,key); input[1:0]key; input clk_24M; //输入频率为24MHZ的时钟 output[2:0]dig; //数码管位选 output[7:0]seg; //数码管段选 output ena;//3-8译码器使能 reg[2:0]dig,count3b; reg[7:0]seg; reg[3:0]disp_dat; //定义显示数据寄存器 reg[18:0]count; //定义计数寄存器 reg[23:0]hour; //定义现在时刻寄存器 reg clk100; //24MHZ的时钟信号240000分频，得到100HZ的时