2016数字逻辑设计及应用课程设计报告模版.docVIP

数字逻辑设计及应用 课程设计报告 姓 名： 学 号： 选课号： 设计题号： 一．设计题目 设计模拟中央人民广播电台报时电路 二．设计要求 （1）当计时器运行到59分49秒开始报时，每名叫1s就停叫1s，共鸣叫6响，前5响为低音，频率为740Hz；最后一响为高音，频率为1KHz； （2）至少要有分秒显示。 三．设计过程(包括：设计方案、Verilog程序与仿真结果等) 1.设计方案： （1）整体逻辑电路图 2.Verilog程序： （1）顶层模块： module top(clk,clr,ci,en1,en2,q1,q2,q3,q4,q5,q6,out,lsp,hsp); input clk,clr,ci,en1,en2,lsp,hsp; output out; output [6:0] q1,q2,q3,q4,q5,q6; wire [6:0] q1,q2,q3,q4,q5,q6; wire [3:0] qn1,qn2,qn3,qn4,qn5,qn6; wire out; wire a1,a2,b1,b2,co1,co2,co,ci1,ci2; sec u1(ci,clk,clr,a1,b1,co1,qn1,qn2); chose u4(co1,clk,en1,ci1); min u2(ci,ci1,clr,a2,b2,co2,qn3,qn4); chose u12(co2,clk,en2,ci2); hour u3(ci,ci2,clr,co,qn5,qn6); drvbz u5(a1,a2,b1,b2,hsp,lsp,out,ci); decode u6(qn1,q1); decode u7(qn2,q2); decode u8(qn3,q3); decode u9(qn4,q4); decode u10(qn5,q5); decode u11(qn6,q6); endmodule （2）功能模块： （i）秒控制功能模块： module sec(ci,clk,clr,a,b,co,qh,ql); input ci,clk,clr; wire clr,ci; output a,b,co; output [3:0]qh,ql; reg a,b,co; reg [3:0] qh,ql; always@(posedge clr or posedge clk) if(clr) begin a=0;b=0;co=0;{qh,ql}=8h00;end else begin if(ci)begin a=a;b=b;co=co;qh=qh;ql=ql;end else if(qh==5) case(ql) 4b0000:begin a=1;b=0;co=0;ql=ql+1;end 4b0010:begin a=1;b=0;ql=ql+1;co=0;end 4b0100:begin a=1;b=0;ql=ql+1;co=0;end 4b0110:begin a=1;b=0;ql=ql+1;co=0;end 4b1000:begin a=0;b=1;ql=ql+1;co=0;end 4b1001:begin a=0;b=0;ql=0;qh=0;co=1;end default begin a=0;b=0;ql=ql+1;co=co;end endcase else if (ql==9)begin ql=0;qh=qh+1;a=0;b=0;co=0;end else if((ql==8)(qh==4)) begin a=1;b=0;ql=ql+1;end else begin co=0;a=0;b=0;ql=ql+1;end end endmodule （ii）分钟控制功能模块： module min(ci,clk,clr,a,b,co,qh,ql); input ci,clk,clr; wire clr,ci; output a,b,co,qh,ql; reg a,b,co; reg [3:0] qh,ql; always@(posedge clr or posedge clk) if(clr) begin a=0;b=0;co=0;{qh,ql}=8h00;end else begin if(ci)begin a=a;b=b;co=co;qh=qh;