北理工FPGA实验报告.docxVIP

数字逻辑与CPUFPGA实验报告姓名：班级：学号：实验内容在本次实验中，我们对ISE开发环境进行了了解，并通过Verilog语言下的代码编写，同时借助FPGA开发板完成了包括计数器、移位寄存器、七段数码管显示等多个实验。下面对其中三个实验的Verilog源代码进行详细注释。计数器实验源代码及注释如下： module mod5cnt( input wire clr, //定义“清零”输入变量 input wire clk, //定义“时钟脉冲”输入变量 output reg [2:0] q //定义3个存储单元作为输出变量 );reg [24:0] q1; //定义25个存储单元always@(posedge clk or posedge clr) begin if(clr==1) q1 = 0; else q1 = q1 + 1; end //该always模块是将25个存储单元设置成25位计数器assign mclk = q1[24]; //将q1[24]的值赋给时钟信号变量mclk。 通过计算，这里mclk时钟信号频率大约为3 Hz always@(posedge mclk or posedge clr) begin if(clr==1) q = 0; else if (q == 4) q = 0; else q = q + 1; end //该always模块是实现模5计数器，从0逐渐加1，至4后在下一个时钟信号来临或者有清零输入时，计数器回到全为0的状态。endmodule（二）移位寄存器实验源代码及注释如下：module ShiftReg( input wire clk, //定义“时钟脉冲”输入变量 input wire clr, //定义“清零”输入变量 input wire data_in, //定义“输入数据”输入变量 output reg [3:0] q //定义4个存储单元作为输出变量);reg [24:0] q1; //定义25个存储单元always@(posedge clk or posedge clr) begin if(clr==1) q1 = 0; else q1 = q1 + 1; end //该always模块是将25个存储单元设置成25位计数器 assign mclk = q1[24]; //将q1[24]的值赋给时钟信号变量mclk。 通过计算，这里mclk时钟信号频率大约为3 Hz always@(posedge mclk or posedge clr) begin if(clr==1) q = 0; else begin q[3]= data_in; q[2:0] = q[3:1]; end end //该always模块是实现4位移位寄存器。在没有清零输入下，让q[3]表示data_in输入的值，而后3位去q[2]、q[1]、q[0]依次等于上一时刻q[3]、q[2]、q[1]的值。endmodule（三）七段数码管实验四位七段数码管显示实验源代码及注释如下：module hex7seg( input wire [3:0] x, //定义4个直通输入变量，用作一个数字0~15的输入 output reg [6:0] a_to_g, //定义7个存储单元为输出变量，用作七段数码管的驱动控制 output wire [3:0] an //定义4个直通输出变量，用作数码管使能的控制 );assign an=4b0000; //4个数码管全部使能always @(*) case(x)0:a_to_g=7b0000001; //x=0时，0000001这7位二进制数赋给a_to_g，以下同理。 1:a_to_g=7b1001111; 2:a_to_g=7b0010010; 3:a_to_g=7b0000110; 4:a_to_g=7b1001100; 5:a_to_g=7b0100100; 6:a_to_g=7b0100000; 7:a_to_g=7b0001111; 8:a_to_g=7b0000000; 9:a_to_g=7b0000100; hA:a_to_g=7b0001000; hB:a_to_g=7b1100000; hC:a_to_g=7b0110001; hD:a_to_g=7b1000010; hE:a_to_g=7b0110000; hF:a_to_g=7b0111000; default:a_to_g=7b0000001; //缺省显示0 endcase //该always模块是7段数码管的译码程序。根据case语句中的各种情况执行，可以根据