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第三章 组合逻辑电路 本章基本要求 §3-1 概述 §3-2 组合电路的分析和设计 一、组合电路的分析 例2 波形图分析法 二、组合电路的设计 组合电路的几种设计方法 3. MSI设计方法 以中规模集成电路为设计单元电路 例2 用2输入与非门和反相器设计一个3输入(I0、I1、I2)、三输出（L0、L1、L2）的信号排队电路。 例4 试将8421BCD码转换成余3BCD码。 三、组合电路的竞争和冒险 例1： （三）竞争与冒险的判断 四、冒险现象的消除 2.增加冗余项 §3-3 几种常用的中规模组件 一、编码器(Encoder) 编码器的与分类 例1 4/2线编码器 例2 键盘输入8421BCD码编码器 （2）功能表 优先编码器 4 线─2 线优先编码器（设计） 二、译码器 （一） 二进制译码器 2—4线译码器 集成138译码器(74LS138) 74138集成译码器功表能 （二）数字显示译码器 (3) 分段式数码管 三、数据分配器 四、数据选择器 1．4选1数据选择器 3、功能表 3、功能表 五、数值比较器 六、算术运算电路 （二）多位加法器 （三）减法运算电路 2.由加补码完成减法运算 小结 能对两个相同位数的二进制数进行比较，并判断其大小的逻辑电路。 1．1位数值比较器 （A、B都是一位二进制数） B A 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 FAB FAB FA=B B FAB ≥1 1 A 1 FA B FA=B 将两个2 位二进制数A1 A0 、B1 B0进行比较： 真值表 逻辑表达式 逻辑图 0 0 1 0 1 0 1 0 0 A0 B0 A0 B0 A0 = B0 A1 = B1 A1 = B1 A1 = B1 0 1 0 × A1 B1 0 0 1 × A1 B1 FA=B FAB FAB A0 B0 A1 B1 输 出 输 入 表4.4.2 当高位（A1、B1）不相等时，无需比较低位（A0、B0），两个数的比较结果由高位比较的结果决定。 当高位相等时，两数的比较结果由低位比较的结果决定。 FAB = (A1B1) + ( A1=B1)(A0B0) FA=B=(A1=B1)(A0=B0) FAB = (A1B1) + ( A1=B1)(A0B0) 两位数值比较器逻辑图 2.2 位数值比较器 多位数值比较器的设计原则 先从高位比起,高位不等时，数值的大小由高位确定。 3.多位数值比较器 若高位相等,则再比较低位数,比较结果由低位的比较结果决定。 （一）加法器的工作原理 1．半加器 不考虑来自低位的进位信号，两个1位二进制数相加给出和数和进位数的电路。 C S B A Σ CO 真值表 0 1 1 0 1 0 1 1 0 1 0 1 0 0 0 0 C S B A 逻辑图 逻辑式 符号 AB C = B A B A B A ? = + S = =1 A B S C 2.全加器（Full Adder） 全加器的真值表 逻辑表达式 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 0 0 0 Ci Si Ci-1 Bi Ai 全加器真值表 全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。 2. 全加器（Full Adder） 全加器的真值表 逻辑表达式 逻辑图 采用包围0的方法进行化简得 ： 逻辑图 2. 全加器（Full Adder） 全加器的真值表 逻辑表达式 逻辑图 由两个半加器构成一个全加器 消除了C跳变时对输出状态的影响，从而消去了竞争冒险。 当A= B = 1时， 图3.5.3 1 1 G5输出为1， G4输出亦为1 ； 3.输出端并联电容 4~20pF 如果逻辑电路在较慢速度下工作，为了消去竞争冒险，可以在输出端并联一电容器，其容量为4～20 pF之间。致使输出波形上升沿和下降沿变化比较缓慢，可对很窄的负跳变脉冲起到平波的作用。在对波形要求较严格时，应再加整形电路。 编码器 译码器 数据选择器 数值比较器 算术运算电路 所谓编码就是赋予选定的一系列二进制代码以固定的含义。 编码器：具有编码功能的逻辑电路。 功能：输入m位代码；输出n位二进制代码（m≤2n） 如4线-2线编码器：将输入的4个状态分别编成4个2位二进制数码输出； 如8-3编码器：将输入的8个状态分别编成8个3位二进制数码输出； 如BCD编码器：将10个输入分别编成10个4位8421BCD码输出。 编码器的分类： 普通编码器