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1、ZedBoard制作FSBL
创建一个最简单的Zynq项目,如下：选择Next点击Next，我们不需要添加Verilog/VHDL源文件或者约束文件，勾选Do not specify sources at this time点击Next，选择Boards，并选择ZedBoard Zynq Evaluation and Development Kit点击Next点击Finish完成创建向导，出现如下界面先创建一个Block Design，点击如下地方输入名称等待创建完成在Diagram视图中点击Add IP在弹出的窗口中输入Zynq进行搜索，在结果中选择第一个点击Run Block Automation，并选择/processing_system7_0完成自动连线完成之后双击ZYNQ进行自定义配置出现取消不需要的部分:首先点击Clock Configuration，展开PL Fabric Clocks，取消FCLK_CLK0该时钟是PS提供给PL的时钟，在结构图中的如下部分取消之后Diagram中的FCLK_CLK0会消失取消前如下图：取消后如下图另外，我们要取消掉如下引脚对于TTC，我们点击如下部分，取消掉TTC再点击取消掉AXI GP0 interface最后取消掉QSPI点击OK完成回到Block Design的sources视图在System上右键选择Create HDL Wrapper完成后点击左边Flow Navigator中的Generate BitStream等待Vivado完成综合、实现、生成bitstream之后，出现如下点击Cancel取消。点击File-Export-Export Hardware for SDK点击File-Export-ExportHardware，确认后点击File-Launch SDK，系统会自动开启SDK软件在SDK中点击菜单File-New-Application Project。项目名fsbl（可以更改），OS平台standalone，语言为C，点击Next，Templates选项选择ZynqFSBL。点击Finish，SDK会自动编译FSBL代码，并在工程Debug下生成fsbl.elf目标文件，如下图所示至此，FSBL的编写工作完成，接下来开始做u-boot的编写
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