第5章 并行口及应用.pptx

第5章 并行口及应用 80C51系列单片机内部并行口的结构5.180C51系列单片机并行口的应用5.2七段数码管显示器接口5.3内 容5.1 80C51系列单片机内部并行口的结构 80C51系列单片机内部有4个8位双向的输入/输出口，分别为P0、Pl、P2和P3口。 这4个端口的每一位都可以作为双向通用I/O口使用。 在具有片外扩展存储器的系统中，P2口作为高8位地址线，P0口分时作为低8位地址线和双向数据总线。 80C51单片机4个I/O口在结构上是基本相同的，但又各有特点。BUF2BUF15.5.1 P0端口数据输出锁存器，用于数据位的锁存字节地址80H，位地址80H～87H。两个三态的数据输入缓冲器 (BUF1和BUF2) 。控制VccAD0读锁存器地址/数据 P0R1推拉式I/O驱动器：由两只场效应管（FET）组成，上面的场效应管构成上拉电路。内部总线P0.0D0DQ1写锁存器锁存器0QCP0W多路开关多路开关功能：用于控制选通I/O方式还是地址/数据输出方式方式控制：由内部控制信号产生读引脚P0R2P0口1位的内部结构控制VccAD0读锁存器地址/数据 P0R1内部总线P00D0DQ写锁存器锁存器10QCP0WBUF2读引脚P0R2P0口内部结构多路开关BUF15.5.1 P0端口说明：1、当CPU发出的控制信号为0时，P0口做双向I/O口，为漏极开路（三态）2、当CPU发出的控制信号为1时，P0口为地址/数据复用总线（用于口扩展）BUF2BUF15.5.1 P0端口3、 P0作输入/输出口的使用（1） P0作输出口使用 来自CPU的“写入”脉冲加在D锁存器的C端，内部总线上的数据写入D锁存器，并向端口引脚P0.x输出。注意：由于输出电路是漏极开路（因为这时上拉场效应管截止），必须外接上拉电阻才能有高电平输出。控制VccAD0读锁存器地址/数据 P0R1内部总线P00D0DQ写锁存器锁存器10QCP0W多路开关读引脚P0R2P0口内部结构BUF2执行“MOV A,P0” 时读引脚信号有效。说明：在执行输入操作时，如果锁存器原来寄存的数据Q＝0。那么由于Q ＝1将使T1导通，引脚被始终箝拉在低电平上，不可能输入高电平。为此，用作输入前，必须先用输出指令置Q＝1，使T1截止。单片机复位后，P0口线的状态都是高电平，可以直接用作输入。 BUF15.5.1 P0端口控制VccAD0读锁存器地址/数据3、 P0作输入/输出口的使用（2） P0作输入口使用 区分“读引脚”和“读锁存器”。 “读引脚”信号把下方缓冲器打开，引脚上的状态经缓冲器读入内部总线； P0R1内部总线P00D0DQ1写锁存器锁存器0QCP0W多路开关读引脚P0R2P0口内部结构BUF2BUF15.5.1 P0端口3、 P0作输入/输出口的使用（2） P0作输入口使用 区分“读引脚”和“读锁存器”。 “读引脚”信号把下方缓冲器打开，引脚上的状态经缓冲器读入内部总线； “读锁存器”信号打开上面的缓冲器把锁存器Q端的状态读入内部总线。控制VccAD0读锁存器地址/数据 P0R1内部总线P00D0DQ写锁存器锁存器10QCP0W多路开关读引脚P0R2P0口内部结构执行下列指令时均为读锁存器操作。ANL P0， ＃data；(P0)← (P0)∧dataORL P0， ＃data；(P0)← (P0)∨data；XRL P0， A；(P0) ← (P0)⊕(A)INC P0；(P0) ← (P0)+15.1.2 P1端口字节地址90H，位地址90H～97H。P1口内部结构如下图所示。输出部分有内部上拉电阻R*约为20K。其他部分与P0端口使用相类似（读引脚时先写入1）。写数据读端口P1口只作通用的I/O口使用，在电路结构上与P0口有两点区别：（1）因为只传送数据，不再需要多路转接开关MUX。（2）由于P1口用来传送数据，因此输出电路中有上拉电阻，这样电路的输出不是三态的，所以P1口是准双向口。注意：（1）P1口作为输出口使用时，外电路无需再接上拉电阻。（2）P1口作为输入口使用时，应先向其锁存器先写入 “1”，使输出驱动电路的FET截止。10P2口的位结构的电路原理图5.1.3 P2端口2、当控制信号为1时P2口输出地址信息，此时单片机完成外部的取指操作或对外部数据存储器16位地址的读写操作。3、当控制信号为0时,作为普通I/O口使用时用法和P1口类似。字节地址为A0H，位地址A0H～A7H。 说明：1、P2可以作为通用的I/O，也可以作为高8位地址输出输出。图5-4 P3口的位结构的电路原理5.1.4 P3端口P3口的字节地址为B0H，位地址为B0H～B7H 。第二功能信号有输出和输入两类：（1）作通用的I/O输出， “第二输出功能”线应保持高电