第4章 VHDL应用实例.ppt

方法二 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY COMPARE IS PORT (A，B：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； EQ：OUT STD_LOGIC)； END COMPARE； LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY COMPARE IS PORT (A，B：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； A_LARGER_B, A_EQUE_B, A_LESS_B：OUT STD_LOGIC)； END COMPARE； ARCHITECTURE ART OF COMPARE IS BEGIN A_LARGER_B=‘0’; A_EQUE_B=‘0’; A_LESS_B=‘0’; EQ=‘1’; PROCESS(A,B) VARIABLE I :INTEGER; BEGIN 修改后 FOR I IN 7 DOWNTO 0 LOOP IF A(I)B(I) THEN A_LARGER_B=‘1’;