C10-DSPBuilder设计初步概述.ppt

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2016-12-02 发布于湖北
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C10-DSPBuilder设计初步概述.ppt

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9.7 DSP Builder的状态机设计 * 9.7.2 状态机设计流程【例9-1】 IF ((pop_sig=1) AND (conut_in_sig=0)) THEN next_state = empty_st； ELSIF (push_sig=1) THEN next_state = push_not_full_st ; ELSIF (pop_sig=1) AND (conut_in_sig / =0)) THEN next_state = pop_not_empty_st ; ELSIF (push_sig=1) AND (conut_in_sig =250)) THEN next_state = full_st ; ELSE next_state = idle_st ; END IF ; 9.7 DSP Builder的状态机设计当前状条件次态 Idle (pop =1) (count_in = 0) empty Idle (push =1) (count_in=250) full Idle (pop =1) (count_in! = 0) pop_not_empty Idle push =1 push-_not_full * 表9-4 表9-3的改变 9.7.2 状态机设计流程 9.7 DSP Builder的状态机设计 * 9.7.2 状态机设计流程【例9-2】 IF ((pop_sig=1) AND (conut_in_sig=0)) THEN next_state = empty_st ; ELSIF (pop_sig=1) AND (conut_in_sig / =0)) THEN next_state = pop_not_empty_st ; ELSIF (push_sig=1) AND (conut_in_sig =250)) THEN next_state = full_st ; ELSIF (push_sig=1) THEN next_state = push_not_full_st ; ELSE next_state = idle_st ; END IF ; 9.7 DSP Builder的状态机设计 * 图9-98 State Mahine Builder Design Rule Check页面 9.7.2 状态机设计流程 9.7 DSP Builder的状态机设计 * 图9-99 设定了状态机后的表格模块 9.7.2 状态机设计流程 9.7 DSP Builder的状态机设计 * KX康芯科技图9-100 仿真波形 9.7.2 状态机设计流程 9.7 DSP Builder的状态机设计 * 9.7.2 状态机设计流程 stop time = 400 ;empty=0; full=0; idle=0 data_out=48 stop time =900 ;empty=0; full=1; idle=0 data_out= stop time = 2000 ;empty=1; full=0; idle=0 data_out=48 stop time = 400 ;empty=0; full=0; idle=0 data_out=48 9.5 数字编码与译码器设计 * 图9-70 修改后的m序列发生器模型 9.5.1 伪随机序列 9.5 数字编码与译码器设计 * 图9-71 m序列发生器Simulink仿真结果 9.5.1 伪随机序列 9.5 数字编码与译码器设计 * 9.5.2 帧同步检出（9-7） 9.5 数字编码与译码器设计 * 图9-72 帧同步检出模型 9.5.2 帧同步检出 9.5 数字编码与译码器设计 * 图9-73 bxp1m子系统 9.5.2 帧同步检出 9.5 数字编码与译码器设计 * 图9-74 bxn1m子系统 9.5.2 帧同步检出 9.5 数字编码与译码器设计 * 图9-75 帧同步的巴克码检测仿真结果 9.5.2 帧同步检出 9.6 硬件环HIL仿真设计 * 图9-76 插入HIL的Simulink模型硬件仿真说明图 9.6.1 HIL仿真流程 1．首先完成一个Simulink模型设计 9.6 硬件环HIL仿真设计 * 图9-77 扫频滤波信号发生器Simulink模型图，文件名freqsweep.mdl 9.6.1 HIL仿真流程 1．首先完成一个Simulink模型设计 9.