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第三章 原理图输入设计法 原理图输入设计法的主要内容是原件的引入和线的连接； 适用于对系统很了解且对系统速率要求较高时，或设计大系统中对时间特性要求较高时 原理图输入法设计效率较低，但易仿真，便于对信号的观察及电路的调整。 在复杂系统设计时，通常用VHDL语言设计底层电路，用原理图设计法进行顶层设计。 Quartus II常用文件介绍 3.1 原理图设计方法 内附逻辑函数 Quartus II 软件中自带了常用的逻辑函数库 ..\altera\quartus51\libraries\primitives 该目录下的各图元（Primitives）和符号（Symbol）也称为元件，是一些简单的、功能固定的逻辑元件，不可调整参数； .bsf文件——block symbol file 3.1 原理图设计方法 ..\altera\quartus51\libraries\megafunctions 是LPM（Library of Parameterized Modules）宏模块 ，是功能复杂、参数可设置的模块； ..\altera\quartus51\libraries\others 主要是Maxplus II 中的元件模块； 3.1 原理图设计方法 2.编辑规则 引脚名称 ：不区分大小写，不超过32个字符 节点名称：即给单条连线命名 总线名称：一条总线至少代表2个节点的组合，最多为256个节点。命名时，必须在名称后加上[m..n]表示其含有的节点变化 文件名称：扩展名.bdf，文件名最长32个字符 项目名称：项目包含所有的从设计文件编译后产生的文件。项目名必须与顶层设计文件名相同 3.1 原理图设计方法 3.编辑工具 4.编辑流程 1）建立设计文件夹 2）建立工程 3）建立原理图设计文件(名字与工程名相同) 4）保存文件 3.1 原理图设计方法 5.设计项目的处理 ①项目编译 —编译过程有2种，作用分别为： 语法编译：只是综合并输出网表 --编译设计文件，综合产生门级代码 --编译器只运行到综合这步就停止 --编译器只产生估算的延时数值 3.1 原理图设计方法 完全的编译：包括编译，网表输出，综合，配置器件 --编译器除了完成以上的步骤，还要将设计配置到ALTERA的器件中去 --编译器根据器件特性产生真正的延时时间和给器件的配置文件 3.1 原理图设计方法 ②引脚适配 在指配编辑器中进行指定Assignments/Assignments Editor 编辑指配文件(.qsf——Quartus II Settings File) 3.1 原理图设计方法 ③项目仿真 功能仿真 前仿真，对设计的逻辑功能进行仿真； 时序仿真 后仿真，对信号的时间延时进行仿真； 仿真前还要做的工作 输入信号的建立 3.1 原理图设计方法 ④仿真波形文件的建立 Vector Waveform File (.vwf) --创建矢量波形文件； --设定时间轴参数； --选择需仿真的节点； --编辑输入节点的仿真波形； 波形编辑器工具栏 3.1 原理图设计方法 ⑤器件编程 Tools/Programmer/Hardware Setup…/Add Hardware 选择ByteBlaster MV /ByteBlasterII； FPGA选择.sof文件进行编程下载； .sof——SRAM Object File .pof——Programmer Object File 3.2 3-8译码器的设计 三个输入端，八个输出端。 当输入信号按二进制方式的表示值为十进制数N时，标号为N的输出端输出高电平，表示有信号产生，而其它输出端则为低电平，表示无信号产生。 三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。 3-8译码器的真值表 3-8译码器的原理图 3.2 3-8译码器的设计 分配管脚，之后进行一次全编译，以使分配的管脚有效。 生成仿真波形文件，对设计文件进行仿真。 功能仿真和时序仿真 （功能仿真必须先生成功能仿真网表） 仿真波形文件 编译 信息栏 红色：错误蓝色：警告 设计文件中定义的I/O端口名 FPGA芯片的管脚序号 引脚适配 分配完管脚必须重新编译！！！ 建立仿真波形文件 双击 载入端口列表 时序仿真 必须生成功能仿真网表 编程下载 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0