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第3章 硬件描述语言VHDL 组合电路设计 时序逻辑电路设计 3.1多路选择器的VHDL描述 一个完整的VHDL语言程序包括五部分： （1）实体（entity）：用于描述设计电路的外部输入、输出接口信号； （2）结构体（architecture）：用于描述电路内部的结构和行为； （3）程序包（package）：用于存放各设计模块能共享的数据类型、常量和子程序； （4）配置（configuration）：用于从库中选取所需单元，组成系统设计的不同版本； （5）库（library）：用于存放已经编译的实体、结构体、程序包和配置。 多路选择器是典型的组合电路。 3.1多路选择器的VHDL描述 2选1多路选择器的电路模型或元件图如图所示，例3-1是其VHDL的完整表述，即可使用VHDL综合器直接综合出实现既定功能的逻辑电路，对应的逻辑电路如图和波形图如下所示，因而可以认为是多路选择器的内部结构。 3.1多路选择器的VHDL描述 3.1多路选择器的VHDL描述 例[3-1] library ieee; - -库的使用说明 use ieee.std_logic_1164.all; entity T_mux2 is - -实体说明； Port(a,b,sel: