Verilog块module.ppt

第二讲　Verilog 语法 Verilog模块module Verilog语法要素 Verilog数据类型及逻辑系统 module能够表示： 物理块，如IC或ASIC单元 逻辑块，如一个CPU设计的ALU部分 整个系统 每一个模块的描述从关键词module开始，有一个名称（如SN74LS74，DFF，ALU等等），由关键词endmodule结束。 端口(Terminal) 模块端口等价于芯片的管脚（pin) 模块通过端口与外部通信 端口列表和端口声明 input 　输入端口 output 输出端口 inout 双向端口 也可以采用类似ANSI　C格式来声明端口 //D 触发器 module D_FF (input d, clk, clr, output reg q,qb); ………… ………… endmodule module adder ( cout,sum,a,b,cin ); input [2:0] a,b; input cin; output cout; output [2:0] sum; assign {cout,sum}=a+b+cin; endmodule //SR 触发器 module SR_FF (Q,