2015第讲结构.pptVIP

第13讲 VHDL程序结构 实体（ENTITY）：实体包含了对设计工程的输入和输出的定义说明 结构体（ARCHITECTURE）：描述设计实体的内部结构和\或外部设计实体端口间的逻辑关系 包集合（PACKAGE）：存放各设计模块都能共享的数据类型、常数和子程序等 配置（CONFIGRRATION）：用于从库中选取所需单元来组成系统设计的不同版本 库（LIBRARY）：存放已经编译的实体、结构体、包和配置，统一调用 一个实用的VHDL程序可以有一个或多个设计实体组成，可以将一个设计实体作为一个完整系统直接使用，也可以将它作为其他设计实体的一个低层次结构，即元件例化。 ①实体说明单元按照以上结构编写（即VHDL语言中实体的通用结构）； ②实体名由设计者自己取，但须符合标识符约定的规范； ③实体名是设计实体的名称，在例化（已有元件的调用和连接）中，用此名称来调用相应的设计实体。 ④MAX+plusII要求实体名和文件名一致； 2、端口说明 端口声明：确定输入输出端口的数目和类型。 Port （ 端口名 ：端口模式 数据类型； … 端口名 ：端口模式 数据类型 ）； 端口名是设计者为实体的每一个对外通道所取的名字。类似于原理图符号上的管脚。 实体与外界交流的信息必须通过端口通道流入或流出。 端口模式：是对外通