005第5章8086的总线操作和时序.pptVIP

5.1 概述 时钟周期（T状态） 计算机是一个复杂的时序逻辑电路，时序逻辑电路都 有“时钟”信号。 计算机的“时钟”是由振荡源产生的、幅度和周期不变的节拍脉冲，每个脉冲周期称为时钟周期，又称为T状态。 计算机是在时钟脉冲的统一控制下，一个节拍一个节拍 地工作的。 总线周期 是指CPU通过总线操作与外部（存储器或I/O端口）进行一次数据交换的过程。 根据总线操作功能的不同，有多种不同的总线周期。如存储器读周期、存储器写周期、I/O读周期、I/O写周期等。 8086的基本总线周期需要4个时钟周期 4个时钟周期编号为T1、T2、T3和T4 总线周期中的时钟周期也被称作“T状态” 时钟周期的时间长度就是时钟频率的倒数 当需要延长总线周期时插入等待状态Tw CPU进行内部操作，没有对外操作时，其引脚就处于空闲状态Ti 5.2 处理器总线 外部特性表现在其引脚信号上，学习时请特别关注以下几个方面： 5.2.1 8086的两种组态 当8086 CPU与存储器和外设构成一个计算机的硬件系统时，根据所连的存储器和外设的规模，8086可以有两种不同的组态。 两种组态构成两种不同规模的应用系统 最小组态模式 构成小规模的应用系统 8086本身提供所有的系统总线信号 最大组态模式 构成较大规模的应用系统，例如可以接入数值协处理器8087 8086和总线控制器8288共同形成系统总线信号 两种组态利用MN/MX*引脚区别 MN/MX*接高电平为最小组态模式 MN/MX*接低电平为最大组态模式 两种组态下的内部操作并没有区别 IBM PC/XT采用最大组态 我们以最小组态展开基本原理 8086的引脚图 5.2.2 最小组态的引脚信号 分类学习这40个引脚（总线）信号 数据和地址引脚 读写控制引脚 中断请求和响应引脚 总线请求和响应引脚 其它引脚 1. 数据和地址引脚 AD15 ~ AD0（Address/Data） (39，2~16) 地址/数据分时复用引脚，双向、三态 作为复用引脚，在总线周期的T1状态作为低16位地址线。 T2 、T3、TW状态，作为数据总线 。 在DMA方式时，这些引线被置为高阻状态，置为高阻状态。 A19/S6 ~ A16/S3（Address/Status） (35~38) 地址/状态分时复用引脚，输出、三态。 在总线周期的T1状态输出高4位地址A19 ~ A16。 由于8086/8088对I/0端口的寻址仅用低16位地址线，故A19 ~ A16作为地址总线使用时只能对存储器寻址。 其他时间输出状态信号S6 ~ S3 ，作用为： S6：始终为低电平。 S5：输出，指明标志寄存器中中断允许标志IF的当前状态。 S4、S3：编码，指明当前正在使用的段寄存器。 2. 读写控制引脚 ALE（Address Latch Enable） (25) 地址锁存允许，输出、高电平有效，是微处理器提供给地址锁存器8282/8283的控制信号 在总线周期的T1状态ALE引脚高电平有效，表示当前在地址/数据复用总线上输出的是地址信息，即AD15 ~ AD0和A19/S6 ~ A16/S3正在传送地址信息 ，地址锁存器把ALE作为锁存信号，对地址进行锁存。 由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来 注意：ALE没有高阻状态 M/IO*（Memory/Input and Output） (28) I/O或存储器访问，输出、三态 该引脚输出低电平时，表示CPU将访问I/O端口，这时地址总线A15 ~ A0提供16位I/O口地址 该引脚输出高电平时，表示CPU将访问存储器，这时地址总线A19 ~ A0提供20位存储器地址 DMA方式：高阻状态 WR*（Write） (29) 写控制，输出、三态、低电平有效 T2、T3、TW期间有效时，表示CPU正在写出数据给存储器或I/O端口 RD*（Read） (32) 读控制，输出、三态、低电平有效 T2、T3、TW期间有效时，表示CPU正在从存储器或I/O端口读入数据 DMA方式：高阻状态 READY (22) 存储器或I/O口就绪，输入、高电平有效 来自所访问的存储器或I/O设备，有效时表示设备准备就绪，可进行一次数据传输 总线操作周期中（T3状态），CPU会测试该引脚 如果测到高有效，CPU直接进入下一步 如果测到无效，CPU将插入等待周期 等待周期中仍然要监测READY信号，确定是否继续插入等待周期 DEN*（Data Enable） (26) 数据允许，输出、三态、低电平有效。 有效时表示CPU准备好接收和发送数据。 可以用 DEN*为收发