数字电子技基础 第4章.pptVIP

第 4 章　组合逻辑电路 4.1　概　述 4.2 组合逻辑电路的分析和设计 4.2.1 组合逻辑电路的分析 4.2.2 组合逻辑电路的设计 4.3 加法器 4.3.1 半加器和全加器 超前进位集成4(四)位加法器74LS283构成原理 由于串行进位加法器的速度受到进位信号的限制，人们又设计了一种多位数超前进位加法逻辑电路，使每位的进位只由加数和被加数决定，而与低位的进位无关。 现在介绍超前进位的概念　　由全加器的真值表可得Si和Ci的逻辑表达式：  由上式可知，因为进位信号只与变量Gi、Pi和 C-1有关，而C-1是向最低位的进位信号，其值为0，所以各位的进位信号都只与两个加数有关，它们是可以并行产生的。根据超前进位概念构成的集成４位加法器74LS283的逻辑图如下所示。 该资料网址：/article/88/131/sz/2009/2009040745493.html 4.4　编码器 4.4.1 二进制编码器 4.4.2 二－十进制编码器 4.4.3 优先编码器 (即 Priority Encoder) 4.5　译码器与数据分配器 4.5.1 二进制译码器 4.5.2 二－十进制译码器 4.5.3 显示译码器 4.6　数据选择器 4.6.1 4 选 1 数据选择器 4.6.2 8 选 1 数据选择器 4.6.3 数据选择器的应用 本章小结 显示译码器与共阴接法数码显示器的连接图 图中 R 为上拉电阻，很多译码器内部已经配置了这些电阻，如译码器内部没有，则需外接 R 。 图中要求译码器的每个输出端有较强的带灌电流负载的能力。 显示译码器与共阳接法数码显示器的连接图 一、 用译码器设计组合逻辑电路 　　由于 n 个二进制译码器可提供 2n 个最小项的输 出，而任一个逻辑函数都可变换为最小项之和的标准 与–或式，因此利用译码器和门电路可实现单输出及 多输出组合逻辑电路。当译码器输出低电平有效时，输 出选用与非门综合；当译码器输出高电平有效时，选用 或门综合。 4.5.4 译码器的应用 解： (1) 写出输出逻辑函数的最小项表达式 [例] 试用3线-8线译码器和门电路设计一个组合逻辑电路，其输出逻辑函数表达式为 Y(A,B,C)=∑m(0,1,3,6,7) 设译码器输入代码变量为A2、A1、A0。 Y(A，B，C) = m0 + m1 + m3 + m6 + m7 (2) 用输出高电平有效的译码器和或门实现。 设 A = A2、 B = A1 、C = A0 ，则函数式变换为 Y(A，B，C) = Y0 + Y1 + Y3 + Y6 + Y7 (3)用输出低电平有效的译码器和与非门实现。 将函数式变换为 7 6 3 1 m m m m m = 0 · · Y · · 设 A = A2、 B = A1 、C = A0 ，则函数式变换为 7 6 3 1 Y Y Y Y Y = 0 · · · · Y [例] 试用 3 线–8 线译码器 CT74LS138 和门电路设计一个多输出组合逻辑电路，其输出逻辑函数式为 解： (1)写出输出逻辑函数的最小项表达式 与非表达式 Y2=m1 · m3 · m4 · m7 Y3=m0 · m4 · m6 Y1=m1 · m5 · m7 (2)将输出逻辑函数Y1、Y2、Y3 和 CT74LS138 的输出表达式进行比较。设 A=A2、 B = A1、C = A0，因此，将函数式变换为 (3)画逻辑图 Y1 Y0 Y3 Y4 Y2 Y5 Y6 Y7 1 STA STB STC A Y1 C A0 A1 A2 CT74LS138 Y3 B Y3 Y1 Y2 Y2 CT74LS138(1) A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 STC STB STA Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 CT74LS138(2) A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 STC STB STA Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15 A2 A1 A0 E A3 1 STA 1 　　低 3 位码从各译码器的码输入端输入。 A3 A2 A1 A0 低位片 高位片 [例] 两片 CT74LS138 组成的 4 线 – 16 线译码器。 16 个译码输出端 4 位二进制码输入端 A2 A1 A0 A2 A1 A0 A2 A1 A0 STB A3 STA STC STC STB E 　　高位码 A3 与高位片 STA 端和低位片 STB 端相连，