专题三—VHDL与数字集成电路(IF与CASE)课程.pptVIP

一、半加器 半加器电路是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路。 是实现两个一位二进制数的加法运算电路。 真值表 VHDL表述——逻辑关系 原理图 MOS级电路图——异或门 VHDL表述——真值表 二、选择器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux4 IS PORT (s : IN STD_LOGIC_vector(1 downto 0);; a,b,c,d : IN STD_LOGIC; z : OUT STD_LOGIC); END ENTITY mux4; ARCHITECTURE active OF mux4 IS BEGIN PROCESS(s,a,b,c,d) BEGIN CASE s IS WHEN “00”=z=a; WHEN “01”=z=b; WHEN “10”=z=c; WHEN “11”=z=d; WHEN OTHERS=NULL; END CASE; END PROCESS; END active; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.