Verilog基本语法2.pptVIP

* 或者改正为，例4 ： reg T1 , T2 , T3 ; reg Cout; always@ (A or B or Cin or T1 or T2 or T3 ) begin T1 = AB; T2 = B Cin; T3 = A Cin; Cout = T1 | T2 | T3; end 问题得以解决！ 实际工程中，例1、例2表达方式均不使用，而使用例3、例4方式！ （如果某时刻，A信号变为1， B变为1， Cin变为0，然后过了t时刻，A从1变为0，此时假如B 、 Cin保持不变） * 4.3.2 非阻塞赋值 1.在非阻塞性过程赋值中，使用赋值符号 “ =”。 2.非阻塞性过程赋值是并行执行的，即写在前面的语句与写在后面的语句同时执行，跟书写顺序没有关系。 * 例如： reg T1 , T2 , T3 ; reg Cout; always@ (posedge clk) begin T1 = AB; //Cout = T1 | T2 | T3; T2 = B Cin; // T1 = AB; T3 = A Cin; // T2 = B Cin; Cout = T1 | T2 | T3; // T3 =